基于fpga的高斯白噪聲發(fā)生器設(shè)計畢業(yè)設(shè)計畢業(yè)論-在線瀏覽
2024-07-30 08:13本頁面
【正文】 假定零頻處的功率為 1，那么功率下降為 0． 5 處的頻率為： 查看原圖（大圖） 其典型的功率譜密度如圖 2 所示。 m序列的均衡性、游程分布、自相關(guān)特性和功率譜與隨機序列的基本性質(zhì)很相似，所以 m序列屬于偽噪聲的序列或偽隨機序列。 由 Lindeberg 定理可知，設(shè)有獨立隨機變量序列 查看原圖（大圖） 該定理證明了由大量微小且獨立的隨機因素引起，并積累而成的變量，必是一個正態(tài)隨機變量。為了產(chǎn)生帶寬小于 5 MHz 高質(zhì)量的數(shù)字噪聲序列，需要構(gòu)建窄通帶、通帶阻帶轉(zhuǎn)換迅速的低通濾波器，對此僅僅增加單級 FIR 濾波的沖激相應(yīng)長度 n是不夠的，對此本文采用了多級 FIR 數(shù)字濾波的方法。 采用單位沖激相應(yīng) h(n)為偶函數(shù)的 FIR 濾波器，并取階數(shù) N 為奇數(shù)，則式(6)可以化簡為： 查看原圖（大圖） 采用該方法可以將 FIR 算法中乘的次數(shù)減半，總計算量減為 (N+1)／ 2 次相乘， N2 次累加，極大地節(jié)省了 FPGA 的邏輯單元資源。 2． 3 DDS 算法 隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，直接數(shù)字頻率合成器 (Direct Digital Synthesizer， DDS)逐漸體現(xiàn)出其具有相對帶寬寬，頻率轉(zhuǎn)換時間短，頻率分辨率高，輸出相位連續(xù)，可編程及全數(shù)字化結(jié)構(gòu)等優(yōu)點。圖 3是 DDS 的原理方框圖。相位累加器類似于一個計數(shù)器，它由多個級聯(lián)的加法器和寄存器組成，在每一個參考時鐘脈沖輸入時，它的輸出就增加一個步長的相位增量值，這樣相位累加器把頻率控制字 K 的數(shù)字變換成相位抽樣來確定輸出合成頻率的大小。當(dāng)用這樣的數(shù)據(jù)尋址時，正弦查表就把存儲在相位累 加器中的抽樣數(shù)字值轉(zhuǎn)換成近似正弦波幅度的數(shù)字量
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