微電子發(fā)展的規(guī)律及趨勢-在線瀏覽
2025-07-18 11:12本頁面
【正文】 路的性能，實際上電源電壓降低的比例通常小于器件尺寸的縮小比例 ?器件尺寸將縮小 ?倍，而電源電壓則只變?yōu)樵瓉淼??/?倍 參數(shù) CE( 恒場 ) 律 CV( 恒壓 ) 律 QCE ( 準恒場 ) 律器件尺寸 L , W , tox等 1/ ? 1/ ? 1/ ?電源電壓 1/ ? 1 ? / ?摻雜濃度 ? ?2? ?閾值電壓 1/ ? 1 ? / ?電流 1/ ? ? ?2/ ?負載電容 1/ ? 1/ ? 1/ ?電場強度 1 ? ?門延遲時間 1/ ? 1/ ?21/ ? ?功耗 1/ ?2? ?3/ ?2功耗密度 1 ?3?3功耗延遲積 1/ ?31/ ? ?2/ ?3柵電容 ? ? ?面積 1/ ?21/ ?21/ ?2集成密度 ?2?2?2微電子技術的 三個發(fā)展方向 ?21世紀硅微電子技術的三個主要發(fā)展方向 ?特征尺寸繼續(xù)等比例縮小 ?集成電路 (IC)將發(fā)展成為系統(tǒng)芯片 (SOC) ?微電子技術與其它領域相結合將產生新的產業(yè)和新的學科，例如 MEMS、 DNA芯片等 微電子技術的三個發(fā)展方向 ?第一個關鍵技術層次：微細加工 ?目前 ?m已開始進入大生產 ?? m大生產技術也已經完成開發(fā)，具備大生產的條件 微電子器件的特征尺寸繼續(xù)縮小 互連技術與器件特征尺寸的縮小 （資料來源： Solidstate Technology Oct.,1998） ?第三個關鍵技術 ?新型器件結構 ?新型材料體系 ?高 K介質 ?金屬柵電極 ?低 K介質 ?SOI材料 微電子器件的特征尺寸繼續(xù)縮小 傳統(tǒng)的柵結構 重摻雜多晶硅 SiO2 硅化物 經驗關系 : L?Tox Xj1/3 對柵介質層的要求年 份 1999 2021 2021 2021 2021 2021技 術 0 .18 0 .15 0 .13 0 .10 0 .07 0 .05等效柵氧化層厚度 ( nm ) 4 — 5 2 — 3 2 — 3 1 .5 — 2 柵介質的限制 隨著 tgate 的縮小，柵泄漏電流呈指數(shù)性增長 超薄柵 氧化層 柵氧化層的勢壘 G S D 直接隧穿的泄漏電流 柵氧化層厚度小于 3nm后 tgate 大量的 晶體管 限制： tgate~ 3 to 2 nm 柵介質的限制 柵介質的限制 等效柵介質層的總厚度： Tox 1nm + t柵介質層 Tox t多晶硅耗盡 t柵介質層 t量子效應 + + 由多晶硅耗盡效應引起的等效厚度 : t多晶硅耗盡 由量子效應引起的等效厚度 : t量子效應 ～ ～ 限制：等效柵介質層的總厚度無法小于 1nm 隨著器件縮小致亞 50納米 尋求介電常數(shù)大的高 K材料來替代 SiO2 SiO2無法適應亞 50納米器件的要求 柵介質的限制 SiO2（ ?＝ ） SiO2/Si 界面 硅基集成電路發(fā)展的基石 得以使微電子產業(yè)高速和持續(xù)發(fā)展 SOI(SiliconOnInsulator: 絕緣襯底上的硅 )技術 SOI技術：優(yōu)點 ?完全實現(xiàn)了介質隔離 , 徹底消除了體硅 CMOS集成電路中的寄生閂鎖效應 ?速度高 ?集成密度高 ?工藝簡單 ?減小了熱載流子效應 ?短溝道效應小 ,特別適合于小尺寸器件 ?體效應小、寄生電容小，特別適合于低壓器件 ?SOI材料價格
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