數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告-在線瀏覽
2024-11-05 17:33本頁面
【正文】 一、 實(shí)驗(yàn)?zāi)康? 掌握基本邏輯門的功能及驗(yàn)證方法。 學(xué)習(xí)分析基本的邏輯門電路的工作原理 。 計(jì)算機(jī) 。 檢驗(yàn)它的真值表，說明其功能。 6 五、 實(shí)驗(yàn) 過程 用３個(gè)三輸入端與非門 IC 芯片 74LS10 安裝如圖所示的電路 。對應(yīng) B 和 S 端數(shù)字信號的所有可能組合，觀察并畫出輸出端的波形，并由此得出 S 和 B（ 及 /Ｂ）的功能 。 8 實(shí)驗(yàn)三 組合邏輯電路部件實(shí)驗(yàn) 一、 實(shí)驗(yàn)?zāi)康? 掌握邏輯電路設(shè)計(jì)的基本方法 。 掌握 MAXPlusII 的邏輯電路編譯、波形仿真的方法 。 計(jì)算機(jī)。 38 譯碼器 74138 的波形仿真 。 四、 實(shí)驗(yàn)方法 利用 EDA 工具 MAXPlusII 的原理圖輸入法，輸入設(shè)計(jì)的電路圖；建立相應(yīng)仿真波形文件，并進(jìn)行波形仿真，記錄波形和輸入與輸出的時(shí)延差；分析設(shè)計(jì)電路的正確性。 9 ４位二進(jìn)制加法器集成電路 74LS83 中，Ａ和 Ｂ是兩個(gè)４位二進(jìn)制數(shù)的輸入端，Cout， S3,S2,S1,S0 是５位輸出端。 五、 實(shí)驗(yàn) 過程 二進(jìn)制全加器原理 一個(gè)ｎ位二進(jìn)制加法運(yùn)算數(shù)字電路是由一個(gè)半加器和（ｎ－ 1）個(gè)全加器組成。產(chǎn)生一個(gè)（ｎ＋ 1）位二進(jìn)制數(shù)作它的和。 用全加器構(gòu)成的ｎ位二進(jìn)制加法器 圖中Ａ和Ｂ是用來相加的兩 n 位輸入信號，Ｃ n1，Ｓ n1，Ｓ n2， Ｓ 2,Ｓ 1,Ｓ0 是它們的和。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級也必須是一個(gè)全加器。 一位全加器原理圖 一位全加器仿真波形 11 四位全加器 4 位全加器可以看做四個(gè) 1 位全加器級聯(lián)而成，首先采用基本邏輯門設(shè)計(jì)一位全加器，而后通過多個(gè) 1 位全加器級聯(lián)實(shí)現(xiàn) 4 位全加器。 13 實(shí)驗(yàn)四 時(shí)序電路設(shè)計(jì) 一、 實(shí)驗(yàn)?zāi)康? 學(xué)習(xí)利用 EDA 工具設(shè)計(jì)簡單時(shí)序電路。 二、 實(shí)驗(yàn)設(shè)備 基于 CPLD 的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。 三、 實(shí)驗(yàn)內(nèi)容 用 D 觸發(fā)器 DFF（或 74LS74）構(gòu)成的 4 位 二進(jìn)制計(jì)數(shù)器（分頻器） 。 五、 實(shí)驗(yàn) 過程 4 位二進(jìn)制計(jì)數(shù)器電路 異步計(jì)數(shù)器是指輸入時(shí)鐘信號只作用于計(jì)數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個(gè)向高一位觸發(fā)器傳遞，進(jìn)位信號而使得觸發(fā)器逐級翻轉(zhuǎn)，所以前級狀態(tài)的變化是下級變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號使高位觸發(fā)器翻轉(zhuǎn)。 14 建立波形文件，對所設(shè)計(jì)電路進(jìn)行波形仿真。 對所設(shè)計(jì)電路進(jìn)行器件編程。 由時(shí)鐘 CLK 輸入單脈沖，記錄輸入的脈沖數(shù)，同時(shí)觀測 Q0、 Q Q Q3 對應(yīng) L
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