【正文】 單片機(jī)的主流仍然是 8位高性能單片機(jī)。單片機(jī)的發(fā)展是為了滿足不斷增長(zhǎng)的自動(dòng)檢測(cè)、控制的要求，具體體現(xiàn)在傳感器的接口、各種工業(yè)對(duì)象的電氣接口、功率驅(qū)動(dòng)接口、人機(jī)接口、通信網(wǎng)絡(luò)接口等。總之，單片機(jī)將向高 性能、高可靠性、低電壓、低功耗、低噪音、低成本的方向發(fā)展 [1]。 而且可以很好地完成 該設(shè)計(jì)所要求的各項(xiàng)指標(biāo)。 其設(shè)計(jì) 示意圖如圖 11所示。 、具有頻率測(cè)量及數(shù)字顯示功能、相位差數(shù)字顯示：相位讀數(shù)為 0— 176。 。相位測(cè)量?jī)x有兩路輸入信號(hào)，也就是被測(cè)信號(hào)，它們是兩個(gè)同頻率的正弦信號(hào)，頻率范圍 為 20HZ— 20KHZ（正好是音頻范圍），而這兩個(gè)被測(cè)信號(hào)的幅度分別為Upp=1V— 5V（可以擴(kuò)展到 — 5V），但兩者幅度不一定相等。 令 ??? T? ，式中 ?T 是相位差θ對(duì)應(yīng)的時(shí)間差，且令 T 為 信號(hào)周期，則有TT??? 360176。因此，相位差的測(cè)量本質(zhì)上就是時(shí)間的測(cè)量，而時(shí)間的測(cè)量就要用到電子計(jì)數(shù)器 [5]。 我們知道， MCU 應(yīng)用系統(tǒng)一般能較好地實(shí)現(xiàn)各種不同的測(cè)量和控制功能，但有的時(shí)候卻達(dá)不到設(shè)計(jì)要求的技術(shù)指標(biāo)。因此，人們?cè)谶M(jìn)行電子系統(tǒng)設(shè)計(jì)的時(shí)候，用MCU 實(shí)現(xiàn)系統(tǒng)功能， FPGA 完成 系統(tǒng)指標(biāo)。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 5 鑒相器 整 形 電 路 整 形 電 路M C U— —I N T i 鍵 盤(pán)顯 示待 測(cè) 信 號(hào) 1 待 測(cè) 信 號(hào) 2 ⅠⅡ圖 21 以 MCU為核心的相位測(cè)量?jī)x的原理框圖 兩路待測(cè)信號(hào) 經(jīng) 電路整形后變成了矩形波信號(hào) Ⅰ 、 Ⅱ ，而且 Ⅰ 和 Ⅱ 是同頻率但不同相位的矩形波。當(dāng)信號(hào)頻率較高時(shí)，我們一般采用直接測(cè)量頻率的方法，而信號(hào)頻率較低時(shí)，則采用測(cè)量周期的方法。 （ 2） 測(cè)周期的方法測(cè)量信號(hào)頻率 對(duì)信號(hào) Ⅰ 進(jìn)行二分頻，分頻后高電平的寬度正好對(duì)應(yīng)信號(hào) Ⅰ 的周期，我們將此高電平信號(hào)作為 MCU內(nèi)部定時(shí)器的硬件啟動(dòng) /停止信號(hào)，便可測(cè)得周期 T ，再由公式 Tf 1? ，計(jì)算得到頻率 f 。 MCS51系列 單 片機(jī)芯片內(nèi)部集成了兩個(gè) 16 位的硬件定時(shí)器 /計(jì)數(shù)器， 他們XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 6 是 0T 、 1T ，均是二進(jìn)制加法計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)滿回零時(shí)能自動(dòng)產(chǎn)生溢出中斷請(qǐng)求，表示定時(shí)時(shí)間已到或計(jì)數(shù)已終止。 單片機(jī)的定時(shí)器 /計(jì)數(shù)器受 TMOD 及 TCON 的控制，如圖 22所示。 （ 2） 若 GATE=1， iTR =1，則由 iTNI 引腳的外部信號(hào)控制定時(shí)器 /計(jì)數(shù)器的啟動(dòng)和停止。 我們讓定時(shí)器 /計(jì)數(shù)器工作在定時(shí)工作方式，其計(jì)數(shù)器對(duì)內(nèi)部機(jī) 器周期進(jìn)行加 1 計(jì)數(shù)，而定時(shí)器 /計(jì)數(shù)器的工作啟動(dòng)、停止則采用外部硬件控制。 GATE TC/ 1M 0M GATE TC/ 1M 0M XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 7 待 測(cè) 信 號(hào) 1整 形 電 路整 形 電 路二 分 頻= 1 M C U 5 1_ _ _ _ I N T 0 ( P 3 . 2 ) P 3 . 6_ _ _ _ I N T 1 ( P 3 . 3 )≥ 1﹠待 測(cè) 信 號(hào) 2圖 23 MCU測(cè)量 時(shí)間差和周期的電路圖 需要說(shuō)明的是，本系統(tǒng)要由軟件創(chuàng)建一個(gè)標(biāo)志位 ，當(dāng)輸入引腳 =0時(shí)， CPU置位標(biāo)志位 ，而當(dāng) =1時(shí)， CPU 在讀取時(shí)間差數(shù)據(jù)后清零標(biāo)志位 。 再設(shè)計(jì) MCU 的軟件時(shí)，系統(tǒng)要連續(xù) 3次測(cè)量時(shí)間差和周期，每一次測(cè)量時(shí)間差和周期占用 兩個(gè)待測(cè)信號(hào)周期 T的時(shí)間。顯示部分采用 UART 方式 0 串行送數(shù)據(jù)給 74LS164，由 74LS164 驅(qū)動(dòng) LED 數(shù)碼管顯示，這樣可 以 減輕 CPU的負(fù)擔(dān)（相對(duì)動(dòng)態(tài)掃描而言）。 系統(tǒng)主程序是一個(gè)順序執(zhí)行的循環(huán)程序， 其流程 圖如圖 24所示。 因?yàn)榈?1 次測(cè)量時(shí)間差和周期的起始時(shí)刻有一定的隨機(jī)性，這是由于軟件啟動(dòng)定時(shí)器 /計(jì)數(shù)器 0T 、 1T 的時(shí)刻是隨機(jī)的，因此定時(shí)器 /計(jì)數(shù)器 0T 、 1T 第 1 次測(cè)得的時(shí)間差和周期是不準(zhǔn)確的，所以舍棄不要 。 開(kāi)始 系統(tǒng)初始化 )1,0(1 ?? iTRi 調(diào)用子程序 SUB1：執(zhí)行 3 次并保存到內(nèi)存 0?iTR 中值數(shù)字濾波 計(jì)算頻率、相位差 送數(shù)據(jù)顯示 鍵盤(pán)處理 入口 44?R （ R4 是計(jì)數(shù)器） =1？ =1？ 44?R ？ 保存周期 TH0、 TL0 保存時(shí)間差 TH TL1 清零定時(shí)器 T0、 T1 清零標(biāo)志位 14?R 04?R ？ 出口 SETB N N N N Y Y XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 9 圖 26 以 FPGA和 MCU相結(jié)合的相位測(cè)量?jī)x電路 本設(shè)計(jì)采用單片機(jī)和現(xiàn)場(chǎng)可編程門(mén)陣列 （ FPGA）作為數(shù)字相位 測(cè)量?jī)x 的核心部分。其中， 讓 FPGA 實(shí)現(xiàn) 兩個(gè)待測(cè)信號(hào)相位差所對(duì)應(yīng)的時(shí)間差 的采集 ，而 MCU則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)信號(hào)的相位差，同時(shí) 把得到的信號(hào)頻率和相位差送到 LED 數(shù)碼管顯示 [3]。 并且， A、 B 是兩個(gè)頻率相同但是有相位差的矩形波。 對(duì)頻率的測(cè)量采用測(cè)周期的方法，即在信號(hào)周期 T時(shí)間內(nèi)，對(duì)時(shí)標(biāo)信號(hào)進(jìn)行計(jì)數(shù)。 整形電路 整形電路 FPGA MCU 顯示 待測(cè)信號(hào) 1 待測(cè)信號(hào) 2 A B XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 10 相位差對(duì)應(yīng)的時(shí)間差 ?T 的測(cè)量跟頻率測(cè)量的方法類(lèi)似，不過(guò)閘門(mén)控制信號(hào)為 BA? 的高電平寬度，則有 ?TfN ?02 / （ 26） 因?yàn)橄辔徊畹慕^對(duì)誤差 ??? 2? ，而 FPGA 在測(cè)量 ?T 時(shí)有一個(gè)字的誤差，對(duì)待測(cè)信號(hào)頻率 kHzf 20? 而言，有 sT ?? 503602 ??? （ 27） 可以得到 sT ?? ? ，這就是說(shuō)， FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 ?T 時(shí)，至少要能分辨出 s? 的時(shí)間間隔。 當(dāng)選定 MHzf 100 ? 后，就可以確定 FPGA 采用的二進(jìn)制數(shù)據(jù)的位數(shù)。 （ 2） MCU 的工作情況 MCU 要從 FPGA 中獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19 位無(wú)符號(hào)二進(jìn)制數(shù)。這樣一來(lái)， FPGA 和 MCU 之間要有握手信號(hào)，因此設(shè)置兩個(gè)握手信號(hào) DSEL、 FEN。 b. DSEL=1 且 FEN=1 時(shí)， MCU 從 FPGA 中讀取 19 位的時(shí)間差數(shù)據(jù)。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 11 MCU 要完成的任務(wù)有 3個(gè)：一是從 FPGA 中獲得 19位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二 是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。 兩個(gè)設(shè)計(jì)方案的 比較 上述所提出的以 MCU 為核心的系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量。而且在同一個(gè)單片機(jī)應(yīng)用程序中實(shí)現(xiàn)頻率和相位差的測(cè)量，程序設(shè)計(jì)也相當(dāng)復(fù)雜。在采用以 MCU 為核心的設(shè)計(jì)相 位測(cè)量?jī)x時(shí)，令單片機(jī)的外接晶振為 12MHZ，則定時(shí)器 /計(jì)數(shù)器 的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期 ，即 177。 當(dāng)輸入信號(hào)頻率 kHzf 20? 時(shí)，輸入周期則為 sT ?50? ，可以認(rèn)為定時(shí)器 /計(jì)數(shù)器 的計(jì)數(shù)誤差為 177。此時(shí)的相位絕對(duì)誤差為 176。這不滿足 相位測(cè)量絕對(duì)誤差≤ 2176。所以以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)待測(cè)信號(hào)頻率較高時(shí)很難滿足設(shè)計(jì)要求。 FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 ?T 時(shí)，至少要能分辨出 s? 的時(shí)間間隔。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 12 MCU 要完成的任務(wù)有 3個(gè)：一是從 FPGA 中獲得 19位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。將數(shù)據(jù)采集交 FPGA 完成，可以準(zhǔn)確的采集到兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差以及信號(hào)的周期，從而提高了系統(tǒng)的可靠性。 所以，我們最終采用 以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案 。單片機(jī)與 FPGA 相結(jié)合的方案，將系統(tǒng)的硬件部分分為數(shù)據(jù)采樣處理和單片機(jī)最小系統(tǒng)兩部分。由于 FPGA 對(duì)脈沖信號(hào)比較敏感， 為了準(zhǔn) 確的測(cè)量出 兩路正弦信號(hào)的相位差及其頻率，需要對(duì)輸入波形進(jìn)行整形，使輸入信號(hào)變成矩形波信號(hào)，并送給 FPGA 進(jìn)行處理。由于有干擾信號(hào)，導(dǎo)致單門(mén)限電壓比較器在輸入信號(hào)過(guò)零點(diǎn)時(shí)會(huì)產(chǎn)生多次觸發(fā)翻轉(zhuǎn)的現(xiàn)象，這樣就會(huì)導(dǎo)致 FPGA 采集數(shù)據(jù)（計(jì)數(shù)）不準(zhǔn)確，從而使單片機(jī)無(wú)法計(jì)算出正確的被測(cè)信號(hào)的頻率和相位差的數(shù)值。因此，我們?cè)趯?duì) A、 B 兩路信號(hào)整形時(shí)要采用相同的整形電路。 施密特觸發(fā)器在單門(mén)限電壓比較器的 基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。因?yàn)槭┟芴赜|發(fā)器有兩個(gè)門(mén)限電壓，所以可以提高輸入電路的抗干擾能力 ，其電路原理圖如圖 31所示。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 14 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 1 J un 20 1 1 S he e t of F i l e : D : \ P R O T E L _9 9 _S E _C N \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :U I AL M 33 9L M 33 9R110 K ΩR910 K ΩR310 K ΩR410 0 ΩR510 K Ω123J4C O N 3A I N SGNDB I N SR651 0 ΩR710 0 ΩR251 0 ΩR810 K ΩU I BGNDGNDGNDGND+ 5V+ 5V+ 5V+ 5VB I NA I N 圖 31 由施密特觸發(fā)器構(gòu)成的整形電路 由上圖分析計(jì)算有： VURRR RUU KPN 4 ????? （ 31） 則其閥值電壓 VUVU TT , ??? ?? 。 基于 FPGA 的 數(shù)據(jù)采集模塊 設(shè)計(jì) 設(shè)計(jì)中，我們選擇的是 Altera 公司的 FPGA，芯片型號(hào)為 EPF10K10LC844。該芯片特點(diǎn) 如下 [5]： 1. 高密度 典型門(mén)為 30000 個(gè)，可用門(mén)為 119000 個(gè)，邏輯單元為 1728 個(gè)，嵌入式陣列XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 15 塊（ EAB）為 6 個(gè)， 24576 個(gè)內(nèi)部 RAM，可用 I/O 為 102個(gè)。 3. 增強(qiáng)型嵌入式結(jié)構(gòu) 每個(gè) EAB 有以 256 1 512 1024 2048 2 位任意組合的 RAM，可做單口 RAM，也可以設(shè)計(jì)成雙口 RAM。這兩種電路都含有鎖相環(huán)（ PLL），時(shí)鐘鎖定電路為一個(gè)同步的 PLL， 可以減小器件內(nèi)的時(shí)鐘延遲和偏移。 EPF10K10LC844 能夠滿足多功能、低功耗、低成本、高性能的系統(tǒng)設(shè)計(jì)。當(dāng)FPGA 配置存儲(chǔ)器中下載配置文件后，該適配板只需要接入 +5V 電源就可以正常工作與用戶(hù)應(yīng)用系統(tǒng)中。 FPGA 在 10MHZ 時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期進(jìn)行計(jì)數(shù)，并對(duì) 兩個(gè)同頻率的正弦波信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位數(shù)字量，其物理單位是 S。 FPGA 與單片機(jī)的連接框圖如圖 32所示。 表 31 引腳端口對(duì)應(yīng)關(guān)系 P0 口 AT89C51 FPGA引腳名稱(chēng) P28 P53 P55 P57 P59 P61 P62 P82 FPGA引腳號(hào) PIN28 PIN53