【文章內(nèi)容簡(jiǎn)介】 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 11 MCU 要完成的任務(wù)有 3個(gè)：一是從 FPGA 中獲得 19位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二 是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。由于送到 LED 數(shù)碼管顯示的數(shù)據(jù)有頻率和相位差兩種，所以應(yīng)設(shè)置一個(gè)按鍵開關(guān)，以便實(shí)現(xiàn)顯示內(nèi)容的切換。 兩個(gè)設(shè)計(jì)方案的 比較 上述所提出的以 MCU 為核心的系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量。但是，該系統(tǒng)不一定該設(shè)計(jì)所要求的技術(shù)指標(biāo)。而且在同一個(gè)單片機(jī)應(yīng)用程序中實(shí)現(xiàn)頻率和相位差的測(cè)量，程序設(shè)計(jì)也相當(dāng)復(fù)雜。 根據(jù)設(shè)計(jì)要求，輸入信號(hào)頻率范圍是 20HZ— 20KHZ， 相位測(cè)量絕對(duì)誤差≤ 2176。在采用以 MCU 為核心的設(shè)計(jì)相 位測(cè)量?jī)x時(shí)，令單片機(jī)的外接晶振為 12MHZ，則定時(shí)器 /計(jì)數(shù)器 的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期 ，即 177。 1μ S 。 當(dāng)輸入信號(hào)頻率 kHzf 20? 時(shí)，輸入周期則為 sT ?50? ，可以認(rèn)為定時(shí)器 /計(jì)數(shù)器 的計(jì)數(shù)誤差為 177。 1個(gè)字。此時(shí)的相位絕對(duì)誤差為 176。 ，其計(jì)算過程如下： ??? ??? :13 6 0:50 ss （ 22） 由公式（ 22）可以推導(dǎo)出 ??????? )13 6 0( ss ??? （ 23） 同理，若外接晶振為 24MHZ 時(shí)，相位差絕對(duì)誤差為 ??? ? 。這不滿足 相位測(cè)量絕對(duì)誤差≤ 2176。的要求。所以以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)待測(cè)信號(hào)頻率較高時(shí)很難滿足設(shè)計(jì)要求。 以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案中， 讓 FPGA 實(shí)現(xiàn) 兩 路 待測(cè)信號(hào) 的 相位差所對(duì)應(yīng)的時(shí)間差 的采集 ，而 MCU 則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)信號(hào)的相位差，同時(shí) 把得到的信號(hào)頻率和相位差送到 LED 數(shù)碼管顯示。 FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 ?T 時(shí)，至少要能分辨出 s? 的時(shí)間間隔。為了兼顧 MCU計(jì)算的方便和時(shí)標(biāo)信號(hào)獲得的方便，我們采用的是 sT ? ? ，即 MHzf 100 ? 的時(shí)鐘脈沖作為時(shí)標(biāo)信號(hào) 。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 12 MCU 要完成的任務(wù)有 3個(gè)：一是從 FPGA 中獲得 19位的二進(jìn)制數(shù)據(jù)，并控制FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)）；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。 這種設(shè) 計(jì)方案發(fā)揮了 單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)，同時(shí)也充分的利用了FPGA 數(shù)據(jù)采樣速度快、資源豐富的特點(diǎn)。將數(shù)據(jù)采集交 FPGA 完成，可以準(zhǔn)確的采集到兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差以及信號(hào)的周期，從而提高了系統(tǒng)的可靠性。 由于單片機(jī)具有較強(qiáng)的運(yùn)算、控制能力，因此，我們 使用單片機(jī)最小系統(tǒng)完成讀取 FPGA 的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計(jì)算待測(cè)信號(hào)的頻率及兩路同頻信號(hào)之間的相位差，同時(shí)通過功能鍵切換，由顯示模塊可以顯示待測(cè)信號(hào)的頻率和相位差。 所以，我們最終采用 以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案 。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 13 3 系統(tǒng) 硬件設(shè)計(jì) 本設(shè)計(jì) 采用 FPGA 和 MCU 相結(jié)合的方案來完成低頻數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì)。單片機(jī)與 FPGA 相結(jié)合的方案，將系統(tǒng)的硬件部分分為數(shù)據(jù)采樣處理和單片機(jī)最小系統(tǒng)兩部分。 輸入 模塊 設(shè)計(jì) 而被測(cè)信號(hào)是周期相同，幅度和相位不同的兩路正弦信號(hào)，所以為了準(zhǔn)輸入電路起到波形變換及整形的作用。由于 FPGA 對(duì)脈沖信號(hào)比較敏感， 為了準(zhǔn) 確的測(cè)量出 兩路正弦信號(hào)的相位差及其頻率，需要對(duì)輸入波形進(jìn)行整形，使輸入信號(hào)變成矩形波信號(hào)，并送給 FPGA 進(jìn)行處理。 我們知道，通常情況下，輸入信號(hào)往往會(huì)含有干擾，這樣 單門限電壓比較器的整 形電路整形就不太準(zhǔn)確。由于有干擾信號(hào)，導(dǎo)致單門限電壓比較器在輸入信號(hào)過零點(diǎn)時(shí)會(huì)產(chǎn)生多次觸發(fā)翻轉(zhuǎn)的現(xiàn)象，這樣就會(huì)導(dǎo)致 FPGA 采集數(shù)據(jù)（計(jì)數(shù)）不準(zhǔn)確，從而使單片機(jī)無法計(jì)算出正確的被測(cè)信號(hào)的頻率和相位差的數(shù)值。 在相位差測(cè)量過程中，不允許兩路被測(cè)信號(hào)在整形后 發(fā)生相對(duì)相移，或者應(yīng)該使得兩路被測(cè)信號(hào)在整形輸入電路中引起的附加相移是相同的。因此，我們?cè)趯?duì) A、 B 兩路信號(hào)整形時(shí)要采用相同的整形電路。為了避免被測(cè)輸入信號(hào)在過零點(diǎn)時(shí)多次觸發(fā)翻轉(zhuǎn)的現(xiàn)象，我們決定采用由施密特觸發(fā)器組成的整形電路。 施密特觸發(fā)器在單門限電壓比較器的 基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。因?yàn)檎答伒淖饔茫拈T限電壓隨著輸出電壓 0U 的變化而改變 。因?yàn)槭┟芴赜|發(fā)器有兩個(gè)門限電壓，所以可以提高輸入電路的抗干擾能力 ，其電路原理圖如圖 31所示。電路中使用兩個(gè)施密特觸發(fā)器對(duì)兩路被測(cè)輸入信號(hào)進(jìn)行整行，在圖中，比較器LM339 連接成施密特觸發(fā)器的形式，為了保證輸入電路在相位差測(cè)量的時(shí)候不會(huì)有誤差，必須保證兩個(gè)施密特觸發(fā)器的兩個(gè)門限電平對(duì)應(yīng)相等， 這可以通過調(diào)節(jié)電位器 8R 來使得兩個(gè)施密特觸發(fā)器的門限 電平對(duì)應(yīng)相等 [3]。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 14 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 1 J un 20 1 1 S he e t of F i l e : D : \ P R O T E L _9 9 _S E _C N \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :U I AL M 33 9L M 33 9R110 K ΩR910 K ΩR310 K ΩR410 0 ΩR510 K Ω123J4C O N 3A I N SGNDB I N SR651 0 ΩR710 0 ΩR251 0 ΩR810 K ΩU I BGNDGNDGNDGND+ 5V+ 5V+ 5V+ 5VB I NA I N 圖 31 由施密特觸發(fā)器構(gòu)成的整形電路 由上圖分析計(jì)算有： VURRR RUU KPN 4 ????? （ 31） 則其閥值電壓 VUVU TT , ??? ?? 。當(dāng)輸入的正弦信號(hào)電壓大于NU 時(shí)，輸出電壓等于 ?TU ；當(dāng)輸入的正弦信號(hào)電壓小于 NU 時(shí)，輸出電壓等于?TU 。 基于 FPGA 的 數(shù)據(jù)采集模塊 設(shè)計(jì) 設(shè)計(jì)中，我們選擇的是 Altera 公司的 FPGA，芯片型號(hào)為 EPF10K10LC844。本設(shè)計(jì)充分利用了 FPGA 可編程資源多、速度快、口線多、實(shí)時(shí)采樣性好等特點(diǎn)。該芯片特點(diǎn) 如下 [5]： 1. 高密度 典型門為 30000 個(gè)，可用門為 119000 個(gè)，邏輯單元為 1728 個(gè)，嵌入式陣列XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 15 塊（ EAB）為 6 個(gè)， 24576 個(gè)內(nèi)部 RAM，可用 I/O 為 102個(gè)。 2. 低功耗和多電壓 I/O 接口 該器件的核心電壓為 供電，功耗小，支持高電壓 I/O 接口，引腳可以與 、 、 5V 電壓器件兼容，并且可以進(jìn)行擺率控制和 漏極開路輸出。 3. 增強(qiáng)型嵌入式結(jié)構(gòu) 每個(gè) EAB 有以 256 1 512 1024 2048 2 位任意組合的 RAM，可做單口 RAM，也可以設(shè)計(jì)成雙口 RAM。 4. 時(shí)鐘鎖定和時(shí)鐘自舉 該器件為設(shè)計(jì)人員提供了可供選擇的時(shí)鐘鎖定（ clock lock）和時(shí)鐘自舉(clock boost)電路。這兩種電路都含有鎖相環(huán)（ PLL），時(shí)鐘鎖定電路為一個(gè)同步的 PLL， 可以減小器件內(nèi)的時(shí)鐘延遲和偏移。時(shí)鐘自舉電路提供了一個(gè)時(shí)鐘乘法器，可以很容易的實(shí)現(xiàn)時(shí)域邏輯乘法，并減少資 源的使用。 EPF10K10LC844 能夠滿足多功能、低功耗、低成本、高性能的系統(tǒng)設(shè)計(jì)。FPGA 電路的設(shè)計(jì)我們采用實(shí)驗(yàn)室已有的 FPGA 適配板來實(shí)現(xiàn)，該適配板包含芯片EPF10K10LC84下載電路、 FPGA 配置存儲(chǔ)器、 FPGA 內(nèi)部所需電源模塊等。當(dāng)FPGA 配置存儲(chǔ)器中下載配置文件后，該適配板只需要接入 +5V 電源就可以正常工作與用戶應(yīng)用系統(tǒng)中。 為了進(jìn)一步提高測(cè)量精度，同時(shí)便于計(jì)算，我們采用 10MHZ 的矩形波信號(hào)作為 FPGA 數(shù)據(jù)采樣的信號(hào)。 FPGA 在 10MHZ 時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期進(jìn)行計(jì)數(shù)，并對(duì) 兩個(gè)同頻率的正弦波信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位數(shù)字量，其物理單位是 S。 FPGA 的時(shí)鐘信號(hào) clk 采用 40MHZ 四引腳石英晶體多謝振蕩器信號(hào)源，由 FPGA 內(nèi)部的分頻模塊對(duì) 40MHZ 信號(hào)進(jìn)行四分頻，得到 10MHZ 的數(shù)據(jù)采樣時(shí)標(biāo)信號(hào)，采樣周期為 S。 FPGA 與單片機(jī)的連接框圖如圖 32所示。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 16 圖 32 FPGA與單片機(jī)的連接圖 從 FPGA 中獲得的數(shù)據(jù)要通過 19位 數(shù)據(jù) 接口送到單片機(jī)中，其引腳端口對(duì)應(yīng)的關(guān)系如表 31所示 。 表 31 引腳端口對(duì)應(yīng)關(guān)系 P0 口 AT89C51 FPGA引腳名稱 P28 P53 P55 P57 P59 P61 P62 P82 FPGA引腳號(hào) PIN28 PIN53 PIN55 PIN57 PIN59 PIN61 PIN62 PIN82 引腳定義 DATA0 DATA1 DATA2 DATA3 DATA4 DATA5 DATA6 DATA7 P2 口 AT89C51 FPGA引腳名稱 P130 P128 P126 P124 P100 IO38 IO36 IO34 FPGA引腳號(hào) PIN130 PIN128 PIN126 PIN124 PIN100 PIN83 PIN77 PIN75 引腳定義 DATA8 DATA9 DATA10 DATA11 DATA12 DATA13 DATA14 DATA15 P1 口 AT89C51 FPGA引腳名稱 P31 P54 P56 P58 NC P60 FPGA引腳號(hào) PIN31 PIN54 PIN56 PIN58 空端口 PIN60 引腳定義 DATA16 DATA17 DATA18 RSEL 無 EN CLKa CLKb FPGA適配板 FEN DSEL CLK A T 8 9 C 5 1 AIN BIN 40MHZ 石英晶體多諧振蕩器 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU的相位測(cè)量?jī)x的設(shè)計(jì) 17 基于 MCU的 數(shù)據(jù)處理模塊 設(shè)計(jì) 這部分電路由單片機(jī)、晶振電路、按鍵電路等組成。 該電路充分地利用了 單片機(jī) 的 較強(qiáng)的 運(yùn)算 能力和 控制能力 ：使用單片機(jī)的 P0 口、 P2口以及 、 、 接受 FPGA 發(fā)送過來的對(duì)應(yīng)的被測(cè)輸入信號(hào)的周期和相位差的 19 位二進(jìn)制數(shù)據(jù)，并且在單片機(jī)內(nèi)部完 成對(duì)這 19 位二進(jìn)制數(shù)據(jù)的處理和相關(guān)運(yùn)算。 P1 口的、 接入兩個(gè)輕觸按鍵，結(jié)合軟件編程 來實(shí)現(xiàn)頻率與相位差顯示切換功能。單片機(jī)完成對(duì) FPGA 的控制，使 FPGA 按照單片機(jī)的要求通過 19 根 I/O 連接線分別發(fā)送被測(cè)輸入信號(hào)的周期和相位差所對(duì)應(yīng)的時(shí)間差的數(shù)據(jù)。 FPGA 和 MCU的握手信號(hào) FEN 和 DSEL 分別接在 和 引腳，即 Pin4 和 Pin6。除此之外，在設(shè)計(jì)中還要用到單片機(jī)的串口 UART，將待顯示的信息送給顯示模塊顯示。 該模塊使用的單片機(jī)型號(hào)為 AT89C51，它是美國(guó) Atmel 公司生產(chǎn)的 8位單 片機(jī)。 該器件采用 Atmel 高密度非易失存儲(chǔ)器制造技術(shù)，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。由于將多功能 8位 CPU和閃爍存儲(chǔ)器組合在一個(gè)芯片中，Atmel 的 AT89C51 是一種高效率的微處理器，為很多嵌入式控制系統(tǒng)提供了一種靈活方便且物美價(jià)廉的方案。 AT89C51 的主要特性有：片內(nèi)數(shù)據(jù)存儲(chǔ)器內(nèi)含有 128 字節(jié)的 RAM；與 MCS51相兼容；內(nèi)部集成有 4KB 的 FLASH 的存儲(chǔ)器；允許在線編程擦寫 1000 次；具有32根可編程 I/O 線；數(shù)