【正文】 KHZ、 相位測量儀的輸入阻抗≥ 100ΚΩ 、允許兩路輸入正弦信號峰 峰值可分別在 1V— 5V 范圍內(nèi)變化 、 相位測量絕對誤差 ≤ 2176。 、具有頻率測量及數(shù)字顯示功能、相位差數(shù)字顯示：相位讀數(shù)為 0— 176。 ，分辨率為 176。 。 數(shù)字顯示 相位測量 A輸入 B輸入 XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 4 2 設(shè)計方案論證 從功能 角度來看，相位測量儀要完成信號頻率的測量和相位差的測量。相位測量儀有兩路輸入信號，也就是被測信號，它們是兩個同頻率的正弦信號，頻率范圍 為 20HZ— 20KHZ（正好是音頻范圍），而這兩個被測信號的幅度分別為Upp=1V— 5V（可以擴展到 — 5V），但兩者幅度不一定相等。 不妨令兩個同頻率的正弦信號為)s in ()( )s in ()( 0222 0111 ?? ?? ?? ?? tAtA tAtA mm， 則相位差02020201 )()( ??????? ?????? tt ， 由此可以看出，相位差在數(shù)值上等于初相位之差， θ 是一個角度。 令 ??? T? ，式中 ?T 是相位差θ對應(yīng)的時間差，且令 T 為 信號周期，則有TT??? 360176。，由此可以看出，相位差θ與 ?T 有一一對應(yīng)的關(guān)系 ，我們可以通過測量時間差 ?T 及信號周期 T 而計算出相位差θ，這就是相位差測量的基本原理。因此，相位差的測量本質(zhì)上就是時間的測量，而時間的測量就要用到電子計數(shù)器 [5]。 時間的測量方法有很多種，而本設(shè)計關(guān)于相位測量儀的技術(shù)指標要求會影響到我們對方案的選擇。 我們知道， MCU 應(yīng)用系統(tǒng)一般能較好地實現(xiàn)各種不同的測量和控制功能，但有的時候卻達不到設(shè)計要求的技術(shù)指標。而 FPGA 具有集成度高， I/O資源豐富，穩(wěn)定可靠， 工作速度快， 可現(xiàn)場在線編程等優(yōu)點 ，往往能滿足一些設(shè)計要求比較高的技術(shù)指標。因此，人們在進行電子系統(tǒng)設(shè)計的時候，用MCU 實現(xiàn)系統(tǒng)功能， FPGA 完成 系統(tǒng)指標。 以 MCU 為核心的實現(xiàn)方案 以單片機為核心 的相位測量儀的原理框圖如圖 21所示 。 XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 5 鑒相器 整 形 電 路 整 形 電 路M C U— —I N T i 鍵 盤顯 示待 測 信 號 1 待 測 信 號 2 ⅠⅡ圖 21 以 MCU為核心的相位測量儀的原理框圖 兩路待測信號 經(jīng) 電路整形后變成了矩形波信號 Ⅰ 、 Ⅱ ，而且 Ⅰ 和 Ⅱ 是同頻率但不同相位的矩形波。 MCU 對信號頻率的測量可以采用直接測量頻率法和測量周期法。當信號頻率較高時，我們一般采用直接測量頻率的方法，而信號頻率較低時，則采用測量周期的方法。 （ 1） 直接測頻率的方法測信號頻率 用定時器 /計數(shù)器 1T 對外部事件計數(shù)，并讓定時器 /計數(shù)器 0T 定時 1s，只 有在這 1s 內(nèi) 1T 啟動對外部事件（即信號 Ⅰ ）計數(shù)， 1T 的計數(shù)值就是待測信號的頻率。 （ 2） 測周期的方法測量信號頻率 對信號 Ⅰ 進行二分頻，分頻后高電平的寬度正好對應(yīng)信號 Ⅰ 的周期，我們將此高電平信號作為 MCU內(nèi)部定時器的硬件啟動 /停止信號，便可測得周期 T ，再由公式 Tf 1? ，計算得到頻率 f 。 在對相位差進行測量時，我們采用的是測量信號 Ⅰ 、 Ⅱ 相位差所對應(yīng)的時間差 ?T ，再根據(jù)公式 ??? T? （ 21） 通過計算求出相位差 θ 。 MCS51系列 單 片機芯片內(nèi)部集成了兩個 16 位的硬件定時器 /計數(shù)器， 他們XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 6 是 0T 、 1T ，均是二進制加法計數(shù)器，當計數(shù)器計滿回零時能自動產(chǎn)生溢出中斷請求，表示定時時間已到或計數(shù)已終止。 MCU 芯片內(nèi)部的硬件定時器 /計數(shù)器有 3個特點：定時器 /計數(shù)器可以與 CPU 并行工作；定時器 /計數(shù) 器可以采用中斷方式與系統(tǒng)協(xié)調(diào)工作；定時器 /計數(shù)器可以由軟件或硬件控制啟動或停止。 單片機的定時器 /計數(shù)器受 TMOD 及 TCON 的控制，如圖 22所示。 TMOD TCON T1 T0 1TF 1TR 0TF 0TR 1IE 1IT 0IE 0IT 圖 22 TMOD及 TCON的控制 （ 1） 若 GATE=0，則由 iTR 控制定時器 /計數(shù)器的啟動和停止。 （ 2） 若 GATE=1， iTR =1，則由 iTNI 引腳的外部信號控制定時器 /計數(shù)器的啟動和停止。 （ 3） 若 GATE=1，則由 iTR 和 iTNI 引腳的外部信號混合控制定時器 /計數(shù)器的啟動和停止。 我們讓定時器 /計數(shù)器工作在定時工作方式，其計數(shù)器對內(nèi)部機 器周期進行加 1 計數(shù)，而定時器 /計數(shù)器的工作啟動、停止則采用外部硬件控制。 該方案實現(xiàn)的電路圖如圖 23所示，該電路由整形電路、門電路、單片機等部分組成，由定時器 /計數(shù)器 0T 、 1T 分別測量周期和時間差。 GATE TC/ 1M 0M GATE TC/ 1M 0M XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 7 待 測 信 號 1整 形 電 路整 形 電 路二 分 頻= 1 M C U 5 1_ _ _ _ I N T 0 ( P 3 . 2 ) P 3 . 6_ _ _ _ I N T 1 ( P 3 . 3 )≥ 1﹠待 測 信 號 2圖 23 MCU測量 時間差和周期的電路圖 需要說明的是，本系統(tǒng)要由軟件創(chuàng)建一個標志位 ，當輸入引腳 =0時， CPU置位標志位 ，而當 =1時， CPU 在讀取時間差數(shù)據(jù)后清零標志位 。在引腳 的信號高電平期間 CPU 讀數(shù)據(jù)一次，標志位 用于保證在 =1 期間只讀一次數(shù)據(jù)。 再設(shè)計 MCU 的軟件時，系統(tǒng)要連續(xù) 3次測量時間差和周期，每一次測量時間差和周期占用 兩個待測信號周期 T的時間。 MCU 在處理數(shù)據(jù)（數(shù)字濾波、計算、數(shù)據(jù)顯示、鍵盤處理）期間，使用軟件停止定時器工作。顯示部分采用 UART 方式 0 串行送數(shù)據(jù)給 74LS164，由 74LS164 驅(qū)動 LED 數(shù)碼管顯示，這樣可 以 減輕 CPU的負擔（相對動態(tài)掃描而言）。鍵盤處理實際上就是一個 按鍵 1S 切換顯示不同的內(nèi)容，即顯示頻率或相位差 [5]。 系統(tǒng)主程序是一個順序執(zhí)行的循環(huán)程序， 其流程 圖如圖 24所示。子程序SUB1 完成的功能是：執(zhí)行 3次測量時間差和周期，并保存到內(nèi)存中，子程序 SUB1的流程圖如圖 25 所示。 因為第 1 次測量時間差和周期的起始時刻有一定的隨機性，這是由于軟件啟動定時器 /計數(shù)器 0T 、 1T 的時刻是隨機的，因此定時器 /計數(shù)器 0T 、 1T 第 1 次測得的時間差和周期是不準確的，所以舍棄不要 。 XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 8 圖 24 主程序流程圖 圖 25 SUB1流程圖 以 MCU 和 FPGA 相結(jié)合的實現(xiàn)方案 系統(tǒng)主要由現(xiàn)場可編程門陣列 FPGA 和 MCU 組成， 其原理框圖 如圖 26所示。 開始 系統(tǒng)初始化 )1,0(1 ?? iTRi 調(diào)用子程序 SUB1：執(zhí)行 3 次并保存到內(nèi)存 0?iTR 中值數(shù)字濾波 計算頻率、相位差 送數(shù)據(jù)顯示 鍵盤處理 入口 44?R （ R4 是計數(shù)器） =1？ =1？ 44?R ？ 保存周期 TH0、 TL0 保存時間差 TH TL1 清零定時器 T0、 T1 清零標志位 14?R 04?R ？ 出口 SETB N N N N Y Y XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 9 圖 26 以 FPGA和 MCU相結(jié)合的相位測量儀電路 本設(shè)計采用單片機和現(xiàn)場可編程門陣列 （ FPGA）作為數(shù)字相位 測量儀 的核心部分?？紤]到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本設(shè)計擬用 FPGA 和單片機相結(jié)合， 來完成整個測控的主體部分 。其中， 讓 FPGA 實現(xiàn) 兩個待測信號相位差所對應(yīng)的時間差 的采集 ，而 MCU則負責讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計算待測信號的相位差，同時 把得到的信號頻率和相位差送到 LED 數(shù)碼管顯示 [3]。 （ 1） FPGA 的工作情況 待測信號 1和待測信號 2經(jīng)整形電路整形后，變?yōu)閮蓚€矩形波 ，令它們?yōu)?A、B。 并且， A、 B 是兩個頻率相同但是有相位差的矩形波。信號 A、 B 進入 FPGA 后，經(jīng)過其處理獲得以二進制形式表示的信號頻率以及相位差所對應(yīng)的時間差。 對頻率的測量采用測周期的方法，即在信號周期 T時間內(nèi)，對時標信號進行計數(shù)。設(shè)時標信號頻率為 0f ，時標信號周期為 0T ，對信號 A二分頻后的信號的高電平寬度就是信號周期 T，以此高電平寬度作為控制信號來控制計數(shù)器在時間T內(nèi)對 0f 進行計數(shù)，則有 TfN ?01 / （ 24） 則被測信號的頻率為： 10 //1 NfTf ?? （ 25） 上式中 ， 1N 是計數(shù)器的計數(shù)值，當 0f 一定時，它的大小表示信號頻率的大小。 整形電路 整形電路 FPGA MCU 顯示 待測信號 1 待測信號 2 A B XX 大學本科生畢業(yè)設(shè)計 基于 FPGA 和 MCU的相位測量儀的設(shè)計 10 相位差對應(yīng)的時間差 ?T 的測量跟頻率測量的方法類似，不過閘門控制信號為 BA? 的高電平寬度，則有 ?TfN ?02 / （ 26） 因為相位差的絕對誤差 ??? 2? ，而 FPGA 在測量 ?T 時有一個字的誤差，對待測信號頻率 kHzf 20? 而言，有 sT ?? 503602 ??? （ 27） 可以得到 sT ?? ? ，這就是說， FPGA 在采集相位差對應(yīng)的時間差 ?T 時，至少要能分辨出 s? 的時間間隔。為了兼顧 MCU 計算的方便和時標信號獲得的方便，我們采用的是 sT ? ? ，即 MHzf 100 ? 的時鐘脈沖作為 時標信號。 當選定 MHzf 100 ? 后，就可以確定 FPGA 采用的二進制數(shù)據(jù)的位數(shù)。 對于待測信號頻率 Hzf 20? 而言， 1N 對應(yīng)取最大值，因為 Hzf 20? 時，周期 msT 50? ，在 50ms 內(nèi)對 0T 計數(shù)，計數(shù)值為 5 0 0 0 0 ?? smsN ?，然而， 262144218 ? ，524288219 ? ，所以有 1918 2500 00 02 ?? （ 28） 故 FPGA 的二進制數(shù)據(jù)位的位數(shù)應(yīng)為 19 位。 （ 2） MCU 的工作情況 MCU 要從 FPGA 中獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19 位無符號二進制數(shù)。一種是被測信號周期 T所對應(yīng)的二進制數(shù)據(jù)（單位是 s? ）；另一種是兩個待測信號的相位差所對應(yīng)的時間差 ?T （單位是 s? ）。這樣一來， FPGA 和 MCU 之間要有握手信號，因此設(shè)置兩個握手信號 DSEL、 FEN。實際上， DSEL 和 FEN 是 MCU發(fā)給 FPGA 的控制信號，設(shè)置情況如下： a. DSEL=0 且 FEN=1 時， MCU 從 FPGA 中讀取 19 位的周期數(shù)據(jù)。 b. DSEL=1 且 FEN=1 時， MCU 從 FPGA 中讀取 19 位的時間差數(shù)據(jù)。 c. FEN=0 時， FPGA 內(nèi)部電路不予理睬。 XX 大學本科生畢業(yè)設(shè)計 基于