【正文】 少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。應(yīng)用 EDA 工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更高效、更高速的電路系統(tǒng)。反過來，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電 路獲得設(shè)計(jì)信息，返回去更新修改 VHDL 設(shè)計(jì)描述，使之更為完善。 ? VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)?VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的 CPLD、 FPGA 及各種門陣列實(shí)現(xiàn)目標(biāo)。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 7 ? 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。[13] 關(guān)于自頂向下的系統(tǒng)設(shè)計(jì)方法 使用 VHDL 設(shè)計(jì)系統(tǒng)方法是自頂向下的系統(tǒng)設(shè)計(jì)方法，在設(shè)計(jì)過程中，首先是從整體上對(duì)系統(tǒng)設(shè)計(jì)作詳細(xì)的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設(shè)計(jì) ,其設(shè)計(jì)流程如圖。 圖 21 VHDL 設(shè)計(jì)流程圖 VHDL仿真器 VHDL 文本編輯 時(shí)序與功能仿真器 FPGA/CPLD 適配器 FPGA/CPLD 器件和電路系統(tǒng) FPGA/CPLD編程下載器 VHDL 文本編輯 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 8 3 系統(tǒng)設(shè)計(jì)方案與論證 從功能角度來看，數(shù)字相位測(cè)量?jī)x（以后簡(jiǎn)稱測(cè)量?jī)x）需要完成正弦信號(hào)的頻率測(cè)量，以及兩個(gè)同頻正弦信號(hào)相位差的測(cè)量。測(cè)量?jī)x有 2路輸入被測(cè)信號(hào)，他們是 2個(gè)同頻率的正 弦信號(hào)，被測(cè)信號(hào)的頻率范圍為 20Hz— 20kHz,幅度分別為 Up— p=(1— 5)V,且兩者幅度不一定相等。不妨令被測(cè)信號(hào)周期為 T，相位差為 θ，相位差為θ對(duì)應(yīng)的時(shí)間差是 Tθ ,則有比例關(guān)系式 T:360186。=Tθ : θ (1) 由此式可以推導(dǎo)出 θ =（ Tθ ∕ T） *360186。 （ 2） 式（ 2）說明，相位差θ與 Tθ 有著一一對(duì)應(yīng)的關(guān)系，可以通過 測(cè)量時(shí)間差 Tθ 及信號(hào)周期 T，計(jì)算得到相位差θ。相位差的測(cè)量本 質(zhì)是時(shí)間差 Tθ 及信號(hào)周期 T 的測(cè)量。時(shí)間的測(cè)量有多種方法，而設(shè)計(jì)任務(wù)關(guān)于測(cè)量?jī)x的技術(shù)指標(biāo)會(huì)影響設(shè)計(jì)方案的選擇。 以 MCU 為核心的實(shí)現(xiàn)方案 經(jīng)分析計(jì)算得知，以單片機(jī)為核心的測(cè)量?jī)x，當(dāng)單片機(jī)的外接晶振為 12MHz時(shí)，計(jì)數(shù)器 /定時(shí)器的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期，即 177。 1us，由此而產(chǎn)生的相位差絕對(duì)誤差為，若外接晶振為 24MHz 時(shí)，相位差絕對(duì)誤差為△θ =，以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)被測(cè)頻率較高時(shí)很難滿足設(shè)計(jì)要求。 以 MCU 與 FPGA 相結(jié)合的實(shí)現(xiàn)方案 如圖 31所示，系統(tǒng)主要由現(xiàn) 場(chǎng)可編程門陣列 FPGA（ field programmable gate array）和 MCU 組成。讓 FPGA 實(shí)現(xiàn)數(shù)據(jù)采集，即將被測(cè)信號(hào)的頻率 f、相位差所對(duì)應(yīng)的時(shí)間差 Tθ分別轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)，并傳送給 MCU。 MCU 從 FPGA 獲取數(shù)據(jù)，并經(jīng) CPU計(jì)算、轉(zhuǎn)換等有關(guān)處理后，得到被測(cè)信號(hào)的頻率和相位差并送 LED數(shù)碼管顯示。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 9 圖 31 以 MCU 和 FPGA 相結(jié)合的實(shí)現(xiàn)方案框圖 因?yàn)樵O(shè)計(jì)任務(wù)要求，相位差測(cè)量絕對(duì)誤差 △θ≤ 2186。，而用 FPGA 設(shè)計(jì)的計(jì)數(shù)器在測(cè)量 Tθ時(shí)有一 個(gè)字的誤差，對(duì)被測(cè)信號(hào)頻率 f=20kHz 而言 ,下式成立 ： 2186。： Tθ =360186。： 50us 則有 Tθ = 這就是說， FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 Tθ 時(shí)，至少要能分辨出 的時(shí)間間隔，為了兼顧 MCU 計(jì)算和時(shí)標(biāo)信號(hào)獲得的方便，我們采用周期 T０ =,即頻率f0=10MHz的時(shí)鐘脈沖作為時(shí)標(biāo)信號(hào)。 當(dāng)選定 f0=10MHz 后，就可以確定 FPGA 采用的二進(jìn)制數(shù)據(jù)位數(shù)。對(duì)于被測(cè)信號(hào)頻率f=20Hz 而言，計(jì)數(shù)器的計(jì)數(shù)值 N1 對(duì)應(yīng)取最大值， 因?yàn)?f=20Hz 時(shí)，周期 T=50ms,在 50ms內(nèi)對(duì) T0計(jì)數(shù)，計(jì)數(shù)值為 ： N1=50ms/=500000 然而 218=262144； 219=524288， 所以有 218＜ 500000＜ 219 則 FPGA的二進(jìn)制數(shù)據(jù)位數(shù)確定為 19bit。 MCU從 FPGA 要獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19bit無符號(hào)二進(jìn)制數(shù)，一種是被測(cè)信號(hào)周期 T 對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)（單位是 ） 。另一種是兩個(gè)被測(cè)信號(hào)的相位差對(duì)應(yīng)的時(shí)間差 Tθ （單位也是 ） 。這樣， MCU 與 FPGA之間需要 有握手信號(hào)，設(shè)置兩個(gè)握手信號(hào) RSEL、 ， RSEL 和 EN 是 MCU發(fā)給 FPGA 的控制信號(hào)，以便通過 19 根 I/O 線分時(shí)傳送兩個(gè) 19bit 數(shù)據(jù)。由此采用了 MCU與 FPGA相結(jié)合的方案。 整 形電路 整形電路 FPGA MCU 顯示器 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 10 4 系統(tǒng)硬件電路設(shè)計(jì) 信號(hào)整形電路的設(shè)計(jì) [8] 最簡(jiǎn)單的信號(hào)整形電路就是一個(gè)單門限電壓比較器 (如圖 41所示 )，當(dāng)輸入信號(hào)每通過一次零時(shí)觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。當(dāng)輸入正弦波時(shí)，每過一次零，比較器的輸出端將產(chǎn)生一次電壓跳變，它的正負(fù)向幅度均受到供電電源的限制，因此輸出電壓波形是 具有正負(fù)極性的方波，這樣就完成了電壓波形的整形工作 。 圖 41 采用單門限觸發(fā)器的整形電路 為了避免過零點(diǎn)多次觸發(fā)的現(xiàn)象，我們使用施密特觸發(fā)器組成的整形電路。施密特觸發(fā)器在單門限電壓比較器的基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。由于正反饋的作用，它的門限電壓隨著輸出電壓 Uo 的變化而改變，因此提高了抗干擾能力。電路圖如圖 42 所示 。 761U 2 AL M 3 3 9R7VCCA I N SB I N SB I N123J1CON3G N D＋－1 0 k?54＋－12 G N D3VCC2U 2 AR6VCC1 0 k?A I NL M 3 3 9BVCCG N D 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 11 圖 42 整形電路 FPGA數(shù)據(jù)采集電路的設(shè)計(jì) [9] FPGA 數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測(cè)正弦信號(hào)的周期、相位 差轉(zhuǎn)變?yōu)?19 位的數(shù)字量。 FPGA 數(shù)據(jù)采集的硬件電路我們可采用 FPGA 下載板來實(shí)現(xiàn)，該下載板包含 FPGA芯片、下載電路和配置存儲(chǔ)器，其電路結(jié)構(gòu)可參見對(duì)應(yīng)的 FPGA 下載板說明書。本電路主要是進(jìn)行 FPGA 的硬件描述語言 (VHDL)程序設(shè)計(jì)。 根據(jù)系統(tǒng)的總體設(shè)計(jì)方案， FPGA 數(shù)據(jù)采集電路的輸入信號(hào)有： CLK——系統(tǒng)工作用時(shí)鐘信號(hào)輸入端； CLKAA， CLKBB——兩路被測(cè)信號(hào)輸入端； EN——單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在 EN 的上升沿， FPGA 向單片機(jī)傳送數(shù)據(jù)； RSEL——單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng) RSEL=0 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng) RSEL=1 時(shí)，F(xiàn)PGA 向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。 FPGA 數(shù)據(jù)采集電路的輸出信號(hào)有：DATA[18..0]——FPGA 到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào) EN 和 RSEL 控制。 本數(shù)字式相位測(cè)量?jī)x的要求是測(cè)試并顯示輸入信號(hào)頻率范圍在 20 Hz～ 20 kHz，測(cè)試并顯示信號(hào) a、 b 的相位差，相位差的變化范圍為 0～ ，相位差的顯示分辨力為 176。，要求測(cè)量相位的絕對(duì)誤差≤ 2。由此可知： 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 12 本設(shè)計(jì)要求相位測(cè)量精度絕對(duì)誤差 ≤2176。，因此，在所 測(cè)信號(hào)一個(gè)周期中，只有計(jì)數(shù)數(shù)值超過 180 次時(shí)才能達(dá)到要求。對(duì)于被測(cè)信號(hào)頻率為 20kHz 時(shí)，其周期為 50μs，在 50μs內(nèi)計(jì)數(shù)值為 180 次，由此可計(jì)算出時(shí)間基準(zhǔn)信號(hào)的頻率為 20kHz180=，所以采用大于 晶振作為 時(shí)鐘基準(zhǔn) 信號(hào)源， 就 完全可以滿足精度要求 。 圖 43 FPGA 數(shù)據(jù)采集電路結(jié)構(gòu) 根據(jù)系統(tǒng)的總體設(shè)計(jì)方案， FPGA 數(shù)據(jù)采集電路的輸入信號(hào)有： CLK——系統(tǒng)工作用時(shí)鐘信號(hào)輸入端； CLKAA， CLKBB——兩路被測(cè)信號(hào)輸入端； EN——單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在 EN 的上升 沿， FPGA 向單片機(jī)傳送數(shù)據(jù)； RSEL——單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng) RSEL=0 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng) RSEL=1 時(shí)，F(xiàn)PGA 向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。 FPGA 數(shù)據(jù)采集電路的輸出信號(hào)有：DATA[18..0]——FPGA 到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào) EN 和 RSEL 控制 。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 13 圖 44 FPGA 數(shù)據(jù)采集模塊 數(shù)據(jù)采集電路圖如下圖 45所示： 圖 45 數(shù)據(jù)采集電路 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì) [10] 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過功能鍵切換，顯示出待測(cè)信號(hào)的頻率和相位差。 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的硬件可由單片機(jī)、晶振電路、按鍵及顯示接口電路等組成。在設(shè)計(jì)中考慮到，單片機(jī)具有較強(qiáng)的運(yùn)算能力和控制能力的特點(diǎn)，因此使用單片機(jī)的 P0口， P2 口及 、 、 、 接收 FPGA 送來的對(duì)應(yīng)于正弦信號(hào)的周期、相 位差的 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 14 19 位數(shù)據(jù)信號(hào)， 并在單片機(jī)內(nèi)部完成對(duì)這 19bit 二進(jìn)制數(shù)據(jù)的處理及相關(guān)運(yùn)算。 P1 口的、 接入兩個(gè)輕觸按鍵，完成功能選擇與設(shè)置。 、 分別接 EN、 RSEL。 該電路的工作原理是，單片機(jī)通過向 FPGA 發(fā)送數(shù)據(jù)傳送指令，使 FPGA 按照單片機(jī)的要求發(fā)送數(shù)據(jù)，同時(shí)通過使用單片機(jī)的串口，將待顯示的數(shù)據(jù)信息送給數(shù)據(jù)顯示電路顯示。其原理圖如圖 46 所示。 圖 46 單片機(jī)數(shù)據(jù)運(yùn)算控制電路 數(shù)據(jù)顯示電路設(shè)計(jì) [5] 數(shù)字顯示電路通常由譯碼器、驅(qū)動(dòng)器和顯示器等部分組成。數(shù)碼顯示器是用 來顯示數(shù)字、文字或符號(hào)的器件，數(shù)碼管的顯示方式一般有三種：第一種是字形重疊式，它是將不同的電極重疊起來，要顯示某字符，只需使相應(yīng)的電極發(fā)亮即可，如輝光放電管、邊光顯示管等。第二種是分段式，數(shù)碼管是由一些按一定規(guī)律排列的顆發(fā)光的點(diǎn)陣所組成，利用光點(diǎn)的不同組便可以顯示不同的數(shù)碼。 目前應(yīng)用最為廣泛的是七段數(shù)字顯示器，按發(fā)光物質(zhì)的不同數(shù)字顯示器可分為以下幾類：（ 1）半導(dǎo)體顯示器；（ 2）熒光數(shù)字顯示器；（ 3）液體數(shù)字顯示器；（ 4）氣體放電顯示器。 LED 顯示器的可靠性也非常好，單就可靠性， LED 的半衰期 (即光輸出量減 少到最初值一半的時(shí)間 )大概是 1 萬到 10 萬小時(shí)。相反，小型指示型白熾燈的半衰期 (此處的 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 15 半衰期指的是有一半數(shù)量的燈失效的時(shí)間 )典型值是 10 萬到數(shù)千小時(shí)不等，具體時(shí)間取決于燈的額定工作電流。單片機(jī)驅(qū)動(dòng) LED 顯示有很多方法 ， 按顯示方式可以分為靜態(tài)顯示和動(dòng)態(tài)顯示。 靜態(tài)顯示就是顯示驅(qū)動(dòng)電路具有輸出鎖存功能，單片機(jī)將要顯示的數(shù)據(jù)送出后就不再控制 LED，直到下一次顯示時(shí)再傳送一次新的數(shù)據(jù)。只要當(dāng)前顯示的數(shù)據(jù)沒有變化，就無須理睬數(shù)碼顯示管。靜態(tài)顯示的數(shù)據(jù)穩(wěn)定，占用的 CPU 時(shí)間少。靜態(tài)顯示中，每一個(gè)顯示器都要占用單獨(dú)具有瑣存 功能的 I/O 口，該接口用于筆畫段字型代碼。這樣單片機(jī)只要把顯示的字型數(shù)據(jù)代碼發(fā)送到接口電路，該字段就可以顯示要發(fā)送的字型。要顯示新的數(shù)據(jù)時(shí)，單片機(jī)再發(fā)送新的字型碼。 另一種方法是動(dòng)態(tài)掃描顯示。動(dòng)態(tài)掃描方法是用其接口電路把所有顯示器的 8 個(gè)筆畫字段（ a～ g 和 dp）同名端連在一起，而每一個(gè)顯示器的公共極 COM 各自獨(dú)立接受 I/O 線控制。 CPU 向字段輸出端口輸出字型碼時(shí)，所有顯示器接受相同的字型碼，但究竟使那一位則由 I/O 線決定。動(dòng)態(tài)掃描用分時(shí)的方法輪流控制每個(gè)顯示器的 COM 端，使每個(gè)顯示器輪流電亮。在輪流點(diǎn)亮過程中 ，每位顯示器的點(diǎn)亮?xí)r間極為短暫，但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝效應(yīng)，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)。 整個(gè)系統(tǒng)硬件電路中，單片機(jī) MCU 與 FPGA 進(jìn)行數(shù)