【正文】 the design more flexible， and easier to upgrade， for example， it is possible to expand extemal circuit of oscilloscopes． KEY WORDS： DSP,FPGA， LCD ， microcontroller,digital storage oscilloscope 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 1 第 1 章 前言 示波器應(yīng)用非常廣泛，包括工業(yè)、軍事、科研、教育領(lǐng)域都有很大的應(yīng)用。 數(shù)字存儲示波器的發(fā)展概況 以前的數(shù)字示波器的屏 幕更新速率慢，無實時采集能力。比如 HP 公司推出的 54600B 系列數(shù)字示波器克服這個更新速率慢的問題。例如Tektronix 公司的 TDS684A 型 4 通道 1GHz 的數(shù)字示波器采用了獲專利的數(shù)字實時取樣技術(shù)，并增加了轉(zhuǎn)換率觸發(fā)和建立與保持觸發(fā)功能。同時泰克公司宣布的 DP04000 數(shù)字熒光示波器，該系列示波器系列擁有350MHz1GHz 的帶寬，率先提供了突破性的 Wave Inspector 技術(shù)。目前一些國內(nèi)廠商開始進(jìn)軍手持?jǐn)?shù)字示波器這一高端領(lǐng)域。一般 20MHz 的帶寬可以滿足很多人的需求。采用雙通道數(shù)據(jù)采集，一般是單色 LCD 顯示。但是我國手持?jǐn)?shù)字存儲示波器的生產(chǎn)企業(yè)在其產(chǎn)品的研發(fā)過程中，除了有自己的獨立研發(fā)中心外，同時也與國內(nèi)高校進(jìn)行資源整合，例如電子科技大學(xué)就通過與企業(yè)合作進(jìn)行示波器的研發(fā)。 本文所做的研究工作 DSP是 16位的 RISC處理器，高性能、低功耗是其顯著特點。比如在雷達(dá)信號處理，數(shù)字圖像處理方面等等。DSP和 FPGA都是現(xiàn)在非常流行的，其性價比也是非常的高。本文所做的研究工作就是利用這兩款芯片進(jìn)行數(shù)字存儲示波器的研究和設(shè)計。例如，根據(jù)設(shè)計便攜式數(shù)字存儲示波器的實際需要，采用了 DSP+FPGA+單片機(jī)的設(shè)計方案；研究了高頻電路的設(shè)計方法，獨立完成了整個系統(tǒng)的硬件電路設(shè)計，并對其中的某些功能模塊進(jìn)行了調(diào)試，給出了部分調(diào)試報告；研究了 FFT、濾波、插值算法。本設(shè)計中 DC/100MHz的被測信號經(jīng)過前端電路把信號調(diào)整到 AD輸入電 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 2 壓的范圍之內(nèi)，經(jīng)過 AD轉(zhuǎn)換變成數(shù)字信號，送到 DSP中進(jìn)行相關(guān)處理，之后通過 DSP多緩沖串口送到單片機(jī)中，再由單片機(jī)把要顯示的數(shù)據(jù)顯示到 LCD中的這么一個過程，去實現(xiàn)信號波形的檢測。同時由于本文采用 FPGA，使得數(shù)字存儲示波器的設(shè)計較為靈活，容易升級，可以根據(jù)用戶的需要實現(xiàn)電路的升級。所以要想在很短的時間來完成它也是不可能的。 同 時對示波器所要使用到的相關(guān)算法進(jìn)行了相關(guān)的研究。不足之處有：系統(tǒng)整體性能還有待進(jìn)一步提高。整個系統(tǒng) LCD的更新速度有點慢，需要不斷改進(jìn)提高這個系統(tǒng) 顯示的更新速度。示波器可以分為模擬示波器、數(shù)字存儲示波器二類。 模擬示波器的基本工作原理 模擬示波器工作方式是直接測量信號電壓，并通過從左到右穿過示波器屏幕的電子束在垂直方向描繪電壓。電子束投到熒幕的某處，屏幕后面總會有明亮的熒光物質(zhì)。在屏幕同一位置電子束投射的頻度越大，顯示得也越亮。隨后，信號直接到達(dá) CRT的垂直偏轉(zhuǎn)板。信號也經(jīng)過觸發(fā)系統(tǒng)，啟動或觸發(fā)水平掃描。觸發(fā)水平系統(tǒng)后，亮點以水平時基為基準(zhǔn)，依照特定的時間間隔從左到右移動。 圖 21給出了模擬示波器的 體系結(jié)構(gòu) 圖。數(shù)字存儲示波器主要利用 A/D 轉(zhuǎn)換技術(shù)和數(shù)字存儲技術(shù)來工作 , 它能迅速捕捉瞬變信號并長期保存。 然后利用數(shù)字信號處理技術(shù)對采樣得到的數(shù)字信號進(jìn)行相關(guān)處理與運算 , 從而獲得所需要的各種信號參數(shù) 。數(shù)字存儲示波器將輸入模擬信號經(jīng)過 AD/轉(zhuǎn)換 , 變成數(shù)字信號 , 儲存在半導(dǎo)體存儲器 RAM 中 , 需要時將 RAM 中存儲的內(nèi)容讀出顯示在 LCD, 或通過 DA/轉(zhuǎn)換 , 將數(shù)字信號變換成模擬波形顯示在示波管上。數(shù)字示波器的采樣方式包括實時采樣和等效采樣 (非實時采樣 )。圖 22 表數(shù)字示波器工作原理框圖。它以其專門的硬件乘法器，特殊的信號處理指令使得它高速的運算速度比最快的 CPU 還快上好幾十倍。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò) 、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。 DSP 處理器的開發(fā)過程和應(yīng)用 隨著 DSP 應(yīng)用范圍的擴(kuò)大、處理能力的加強以及 DSP 更新速度的加快，DSP 處理系統(tǒng)越來越復(fù)雜，對設(shè)計者來說難度也越來越大，為此有的廠家已產(chǎn)生出一定標(biāo)準(zhǔn)，依據(jù)標(biāo)準(zhǔn)來設(shè)計生產(chǎn)電路板 的 DSP 處理模塊，同時為這種標(biāo)準(zhǔn)模塊提供豐富的軟件開發(fā)系統(tǒng)和算法庫。這種模塊化設(shè)計降低了硬件設(shè)計難度，減少了 硬件設(shè)計時間，有利于更高效的開發(fā) DSP 系統(tǒng)。 例如 TI 公司的 CCS IDE（ Code Composer Studio Integrated Development Environment） 可以提供環(huán)境配置、 源程序編輯、編譯連接、程序調(diào)試、跟蹤分析等各個環(huán)節(jié)，以加速軟件開發(fā)進(jìn)程，提高工作效率。另外把軟、硬件開發(fā)工具集成在其中，使程序的編寫、匯編、程序的軟 /硬件仿真和調(diào)試等開發(fā)工作 在統(tǒng)一的環(huán)境中進(jìn)行，給開發(fā)工作帶來極大的方便。 80 年代 DSP 產(chǎn)品開始普及，隨著電子技術(shù)的高速發(fā)展， 1982 年世界上誕生了第一塊 DSP 芯片， 很快 DSP 在語音合成和編碼解碼器中得到廣泛應(yīng)用。 90 年代突飛猛進(jìn)。將 DSP 芯核及外圍組件綜合集成在單一芯片上。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 6 DSP 處理器的具體開發(fā)流程 對于 DSP開發(fā)來說，可以根據(jù)不同情況來決定是否要選擇操作系統(tǒng)。而 沒有操作系統(tǒng)的開發(fā)方式相對來說可能比較復(fù)雜一些，需要用戶對 DSP的硬件架構(gòu)，對 DSP的外圍電路的驅(qū)動等非常熟悉。需要操作系統(tǒng)的開發(fā)方式相對來說簡單一些，但是如果加入了操作系統(tǒng)之后，由于操作系統(tǒng)可以屏蔽到硬件的相關(guān)細(xì)節(jié)，用戶即使不了解硬件的相關(guān)細(xì)節(jié)也可以進(jìn)行開發(fā)，使得用戶可以把精力專門集中在應(yīng)用程序的開發(fā)上來。 DSP開發(fā)工具主要包括有： C語言編譯器 (C Compiler)、匯編語言工具、匯編器 (Assembler)、連接器 (Linker)、歸檔器 (Archive)、交叉引用歹愫 (Cross Reference Lister)。然后就可以利用調(diào)試器對代碼進(jìn)行調(diào)試。 開發(fā)流程圖 31所示： 圖 31 DSP的開發(fā)流程 FPGA 的開發(fā)過程與應(yīng)用 隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上不斷出現(xiàn)的 I/O標(biāo)準(zhǔn)、嵌入功能、高級時鐘管理的支持，使得現(xiàn)場可編程邏輯器越來越廣泛。從最初的一千多可利用門，發(fā)展到 90年代的幾十萬個可利用門，到 十一世紀(jì)又陸續(xù)推出了幾千萬門的 單片 FPGA芯片。 FPGA 開發(fā)流程 FPGA開發(fā)流程可以分為如下幾步： ① 設(shè)計輸入，設(shè)計輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是 VHDL、 Verilog的源程序。 ② 功能仿真，功能仿真就是利用相關(guān)仿真工具對相關(guān)電路進(jìn)行功能級別仿真，也就是說對你的輸入設(shè)計的 邏輯功能進(jìn)行相關(guān)的模擬測試。這里的功能仿真純粹是模擬性質(zhì)的，不會設(shè)計的任何具體器件的硬件特性。 ④ 布局布線，就是將綜合后的網(wǎng)表文件針對某一個具體的目標(biāo)器件進(jìn)行邏輯映射。 ⑤ 時序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。能較好地反映芯片的實際工作情況。而 FPGA設(shè)計流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 8 第 4 章 整體設(shè)計方案 在數(shù)字存儲示波器的設(shè)計中主要分為兩大部分：硬件設(shè)計和軟件設(shè)計。并對所選的方案做了 詳細(xì)介紹，根據(jù)此方案確定了元器件的選擇。對整個系統(tǒng)如何實現(xiàn)應(yīng)該有個詳細(xì)的了解。再然后根據(jù)這個系統(tǒng)的性能指標(biāo)選擇相關(guān)的元器件。一般硬件和軟件開發(fā)可以同時進(jìn)行。分別對軟件和硬件進(jìn)行調(diào)試。之后再進(jìn)行整個系統(tǒng)的測試工作。 圖 41 系統(tǒng)的整體設(shè)計流程 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 9 整個系統(tǒng)的性能指標(biāo) 考慮到同類國產(chǎn)的示波器的性能指標(biāo)，以及在具體電路中整個系統(tǒng)的實現(xiàn)難9易程度。并從成本等方面考慮，整個示波器系統(tǒng)只做了一個通道。同時由于時間等原因，本文只完成了整個系統(tǒng)的硬件設(shè)計和 部分驅(qū)動程序的編寫。調(diào)試的電路結(jié)果基本上達(dá)到了當(dāng)初所想要達(dá)到的指標(biāo)。 便攜式數(shù)字存儲示波器期望達(dá)到的具體設(shè)計參數(shù)如下： ①帶寬： 100MHZ(重復(fù)帶寬 ) ②通道：單通道 ③采樣率： 100MSPS(實時采樣 )； ④垂直分辨率： 8位 ⑤垂直靈敏度： 10mv5v/div ⑥水平靈敏度： ⑦輸入阻抗： 1MΩ ⑧工作模式：自動，單次，常規(guī) ⑨存儲深度： 4KB ⑩顯示： LCD(黑白；整個屏幕 192x64點陣；對比度可調(diào) ) 系統(tǒng)的實現(xiàn)方案 數(shù)字存儲示波器的設(shè)計方法一般是：信號通過調(diào)理電路之后，送到 AD轉(zhuǎn)換器將被測信號數(shù)字化，并將數(shù)據(jù)存入到存儲器中，在信號出現(xiàn)觸發(fā)脈沖之后，就可以開始顯示數(shù)據(jù)。 方案 ：采用 DSP+FPGA+單片機(jī)來實現(xiàn)整個系統(tǒng)。這個結(jié)構(gòu)既繼承了采用 DSP和 FPGA的優(yōu)點，同時也克服了因為 LCD和鍵盤處理電路的速度慢而導(dǎo)致浪費 DSP的時間資源的這個缺點。在這里 DSP把數(shù)據(jù)通過多緩沖串口發(fā)送給單片機(jī)，然后由單片機(jī)把從 DSP中接收到的數(shù)據(jù)送到 LCD中去顯示。 系統(tǒng)的整體設(shè)計框圖如圖 42所示。數(shù)據(jù)采集部分完全由 FPGA來進(jìn)行控制，DSP只負(fù)責(zé)數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機(jī)來實現(xiàn)。同時又由于 FPGA的可編程性，使得前端采集電路的設(shè)計非常靈活，調(diào)試起來也非常方便。比如像濾波 、傅立葉變換等，同時負(fù)責(zé)波形重建，波形重建這里主要會采用內(nèi)插算法來重建波形。整個系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測量的波形經(jīng)過衰減或者放大電路之后分為二路：一路送整形電路整形之后產(chǎn)生矩形波信號，然后利用 FPGA的測頻電路測量波形的頻率；另外一路送 A/D轉(zhuǎn)換器進(jìn)行 AD轉(zhuǎn)換。轉(zhuǎn)換后的數(shù)字信號要先送到FIFO存儲器中暫存， FIFO的存儲是靠 FIFO的寫時鐘來實現(xiàn)，而 FIFO的寫時鐘是由 FPGA中的分頻電路產(chǎn)生的。 FIFO就利用 FPGA中的 RAM資源。這樣數(shù)據(jù)采集進(jìn)來就可以直接存儲在 FPGA中，這樣做就不需要專門的 FIFO芯片，同時直接在 FPGA中定制 FIFO存儲器，可以提高整個系統(tǒng)的性能，使得整個系統(tǒng)的速度更快。圖中 FLASH模塊的是程序存儲器，即整個系統(tǒng)的軟件都固化在 FLASH中。這里鍵盤和 LCD模塊是用來進(jìn)行輸入控制和輸出顯示。 元器件的選擇 的選擇也是非常重要的一環(huán)，如果選擇的不好，就會嚴(yán)重影響進(jìn)度。其實系統(tǒng)元器件 己定制的系統(tǒng)性能指標(biāo)選擇能夠滿足要求的元件。 表 43 所選元件及功能介紹 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 12 第 5 章 整個系統(tǒng)硬件 設(shè)計 整個系統(tǒng)的關(guān)鍵電路其實還是在前端通道、模數(shù)轉(zhuǎn)換這兩塊前端電路的設(shè)計，這主要是因為對于一個電路來說，如果信號頻率達(dá)到 100M的話，要考慮的因素就會很多，比如如何 去減小電路中數(shù)字電路對模擬電路的信號的影響，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現(xiàn)失真，同時對于高頻電路來說，阻抗匹配等因素也是會影響到整個電路的性能。 圖 51為 硬件平臺的總體框圖，從圖 51可以看出，整個硬件平臺主要包括有四個部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設(shè)計； FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設(shè)計；平臺調(diào)試接口；電源、晶振及復(fù)位電路模塊。 圖 51 硬件平臺的總體框圖 前端數(shù)據(jù)采集部分硬件電路設(shè)計 這部分的電路主要有信號衰減、放大電路、信號整形電路、 AD轉(zhuǎn)換電路以及這些電路與 FPGA的接口電路。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 13 信號的衰減電路 被測信號從前端輸入進(jìn)來，為了滿足 AD轉(zhuǎn)換的電氣性能首先必須把信號調(diào)節(jié)到一個合適的范圍之內(nèi)。由于在衰減過程中，頻率范圍很寬的時候很容易出現(xiàn)畸變，所以通常做衰減網(wǎng)絡(luò)的時候采用的是無源電阻、電容網(wǎng)絡(luò)。其實這種衰減本質(zhì)上是為一個平衡電橋。這樣衰減就可以變得和頻率沒有關(guān)系。圖 52是一個典型的信號衰減電路。多路選擇開關(guān)控