【正文】 接口自主提供中斷級別。任何 外部中斷可配置一個(gè)沒有被屏蔽 位，并且沒有中斷級別。當(dāng) EIC 接口和映射寄存器集在 Nios II 內(nèi)核實(shí)現(xiàn)時(shí)，你必須確保你的軟件是在 Nios II 或更高版本上建立的。 EIC 的典型例子，在嵌入式外設(shè) IP 用戶指南的中斷向量控制器章節(jié)中。 內(nèi)部中斷控制器 Nios II 的架構(gòu)支持 32 個(gè)內(nèi)部硬件中斷。 IRQ 優(yōu)先級是由軟件決定，該架構(gòu)支持中斷嵌套。軟件可以通過啟用和禁用使用的 PIE 位來控制狀態(tài)寄存器。 EIC 接口的中斷向量自定義指令與 Altera 的中斷向量控制器比使用效率較低，從而棄用 Qsys。 有關(guān)中斷向量定制指令，請參閱 Nios II 處理器參考手冊“自訂指令選項(xiàng)”實(shí)例。涵蓋了一般概念所有的 Nios II的處理器系統(tǒng)，以及從系統(tǒng)到系統(tǒng)的功能。由于 Nios II 處理器在存 儲(chǔ)器和外設(shè)是可配置的，因此內(nèi)存和 I / O 組織變化是從系統(tǒng)到系統(tǒng)。 對于編程問題的詳細(xì)信息，請參閱 Nios II 處理器參考手冊的編程模型章。指令和數(shù)據(jù)總線連接 AvalonMM主端口和 AvalonMM的規(guī)范接口。 內(nèi)存和外設(shè)訪問 Nios II架構(gòu)通過的內(nèi)存映射 I/ O接口訪問數(shù)據(jù)存儲(chǔ)器和外設(shè)映射到數(shù)據(jù)主端口的地址 空間。 Nios II 體系結(jié)構(gòu)不指定有關(guān)內(nèi)存的任何外設(shè)、數(shù)量、類型，并依賴于系統(tǒng)與外圍設(shè)備相連接。外設(shè)通過接口將存在的外設(shè)數(shù)據(jù)存儲(chǔ)到芯片。該指令主端口執(zhí)行單一的功能，取指令是由處理器執(zhí)行，該指令主端口不執(zhí)行任何寫操作。支持流水線的 Avalon MM 轉(zhuǎn)讓與最大限度地減少同步存儲(chǔ)以及減緩流水線的延遲，并增加了系統(tǒng)的整體最大存儲(chǔ)值。 Nios II 處理器可以連續(xù)緩存指令和執(zhí)行分支并且指令管道盡可能保持活躍。該主端口指令依賴于互連系統(tǒng)結(jié)構(gòu)和動(dòng)態(tài)總線的邏輯。因此，程序不需要知道 Nios II 處理器系統(tǒng)內(nèi)存的寬度。想了解更多詳細(xì)內(nèi)容，請參閱“高速緩存內(nèi)存“一節(jié)第 213 頁。更多信息，請參閱讀 214 頁的“緊耦合存儲(chǔ)器”章節(jié)的有關(guān)詳細(xì)信息。數(shù)據(jù)主端口擁有兩個(gè)功能： ■閱讀來自存儲(chǔ)器或外設(shè)的數(shù)據(jù)時(shí)，處理器執(zhí)行的負(fù)載指令 ■將數(shù)據(jù)寫入存儲(chǔ)器或外設(shè)時(shí)，處理器執(zhí)行一個(gè)存儲(chǔ)指令 字節(jié)使能主端口上的信號，通過要寫入指定的其中四個(gè)字節(jié)通道來存儲(chǔ)操作。當(dāng)該數(shù)據(jù)的高速緩存只有 4 個(gè)字節(jié)大小，任何內(nèi)存流水線都是由數(shù)據(jù)主端口來感知等待狀態(tài)。 在 Nios II 架構(gòu)支持芯片以高速緩存來提高平均數(shù)據(jù)訪問速度較慢的內(nèi)存?zhèn)鬏斝阅堋? Nios II 的架構(gòu)支持緊密耦合內(nèi)存，可以延遲訪問片上存儲(chǔ)器。 共享內(nèi)存的指令和數(shù)據(jù) 通常情況下，指令和數(shù)據(jù)主端口共享一個(gè)包含指令和數(shù)據(jù)的存儲(chǔ)器。 Nios II 處理器的外部視圖系統(tǒng)依賴于在系統(tǒng)中和的結(jié)構(gòu)的存儲(chǔ)器和外圍設(shè)備系統(tǒng)互連結(jié)構(gòu)。為了獲得最高的性能，指定數(shù)據(jù)主端口高底是由指令和數(shù)據(jù)共享主內(nèi)存的優(yōu)先權(quán)序列端口決定的。高速緩存存儲(chǔ)器駐留片上作為 Nios II 處理器核心的一個(gè)組成部分。 指令和數(shù)據(jù)高速緩存在運(yùn)行時(shí)永遠(yuǎn)啟用，但方法是提供軟件繞過數(shù)據(jù)緩存，以便外設(shè)訪問不返回緩存的數(shù)據(jù)。 Nios II 的指令集提供了緩存管理指令。需要更高的存儲(chǔ)性能（或通過聯(lián)系，需要高速緩存存儲(chǔ)器）是 依賴于應(yīng)用程序。 Nios II 處理器內(nèi)核可能包括一個(gè)或兩個(gè)高速緩沖存儲(chǔ)器，另外，對于核心，提供數(shù)據(jù)或指令高速緩存，高速緩沖存儲(chǔ)器是用戶可配置的。 高速緩沖存儲(chǔ)器 高速緩沖存儲(chǔ)器中以提高性能的效果是基于以下前提： ■定期存儲(chǔ)器位于芯片，和訪問時(shí)間相比芯片記憶較長 ■循環(huán)指令最大關(guān)鍵性能比緩存指令小 ■性能關(guān)鍵型數(shù)據(jù)最大塊比數(shù)據(jù)緩存較小 最佳 的高速緩存配置為特定的應(yīng)用程序，雖然可以做出決定是有效跨越廣泛的應(yīng)用。如另一個(gè)例子，如果一個(gè)程序的臨界循環(huán)為 2 K 字節(jié)，但指令緩存為 1 KB，指令緩存并不能提高執(zhí)行速度。 如果一個(gè)應(yīng)用程序總是要求以位于高速緩存中特定的數(shù)據(jù)的代碼段或內(nèi)存性能方面的原因，緊密耦合內(nèi)存功能可以提供一個(gè)更合適的解決方案。 緩存旁路方法 Nios II 的體系結(jié)構(gòu)提供了用于繞過數(shù)據(jù)高速緩存的下列方法： ■ I / O 負(fù)載和存儲(chǔ)指令 ■ 31 位旁路緩存 I / O 負(fù)載和存儲(chǔ)指令加載和存儲(chǔ) I / O 指令的方法，如 ldio 和 STIO 旁路數(shù)據(jù)緩存和迫使一個(gè) AvalonMM 的數(shù)據(jù)轉(zhuǎn)移到一個(gè)指定的地址。這是一個(gè)方便的軟件，可能需要緩存某些地址和旁路等。 要了解哪些內(nèi)核實(shí)現(xiàn)的緩存旁路方法，請參考 Nios II 處理器參考手冊的核心實(shí)施細(xì)則的篇章。相比于高速緩沖存儲(chǔ)器中，緊密耦合 內(nèi)存提供了以下好處： ■性能類似高速緩存存儲(chǔ)器 ■軟件可以保證性能的關(guān)鍵代碼或數(shù)據(jù)位于緊耦合存儲(chǔ)器 ■無實(shí)時(shí)緩存間接，如加載，無效，或沖洗記憶在物理上，一個(gè)緊耦合存儲(chǔ)器端口是在 Nios II 的一個(gè)單獨(dú)的主端口 處理器核心，類似的指令或數(shù) 據(jù)的主端口。在 Nios II 架構(gòu)支持緊密耦合的存儲(chǔ)器，用于指令和數(shù)據(jù)的訪問。內(nèi)存是外部的 Nios II 的核心，位于芯片。緊耦合存儲(chǔ)器的地址范圍（如果有的話）在系統(tǒng)生成時(shí)確定。從軟件的角度來看，訪問緊耦合存儲(chǔ)器與其他存儲(chǔ)器相比是沒有區(qū) 別的。例如，中斷密集型應(yīng)用程序可以將異常處理程序代碼到一個(gè)緊密耦合的存儲(chǔ)器，以最大限度地減少中斷延遲。 如果應(yīng)用程序的內(nèi)存需求是足夠小，以適應(yīng)整個(gè)芯片上，它是可以使用緊密耦合的存儲(chǔ)器專用代碼和數(shù)據(jù)。 有關(guān)更多的緊密耦合內(nèi)存原則，請閱讀 Nios II 處理器手冊的緊耦合內(nèi)存章節(jié)。你的 Qsys和 SOPC Builder中指定的地址映射。因此，靈活的地址映射不會(huì)影響應(yīng)用程序的開發(fā)人員。 你可以選擇包括 MMU 在內(nèi)的程序，來例化您的 Nios II 硬件系統(tǒng)。幾個(gè) 參數(shù)可供選擇，來優(yōu)化 MMU 為您的系統(tǒng)增速。 Nios II 的 MMU 是可選的，相互排斥其外的 Nios II 微處理器。 存儲(chǔ)器保護(hù)單元 可選的 Nios II MPU 提供以下特性和功能： ■存儲(chǔ)器保護(hù) ■最多 32 個(gè)指令地區(qū)和 32 個(gè)地區(qū)的數(shù)據(jù) ■可變的指令和數(shù)據(jù)區(qū)的大小 ■區(qū)域內(nèi)存量大小或高地址限制規(guī)定 ■讀取和寫入訪問權(quán)限的數(shù)據(jù)區(qū)域 ■執(zhí)行訪問權(quán)限的指令地區(qū) ■重疊區(qū)域 有關(guān) MPU 實(shí)現(xiàn)的詳細(xì)信息，請參閱 Nios II 處理器參考手冊的編程模型章。 MPU 始終啟用，幾個(gè)參數(shù)可供選擇，來優(yōu)化 MPU 為您的系統(tǒng)服務(wù)。 Nios II 的 MPU 是可選的，相互排斥的 Nios II 的 MMU。 JTAG 調(diào)試模塊 Nios II 的架構(gòu)支持 JTAG 調(diào)試模塊，提供芯片仿真功能從主機(jī) PC 遠(yuǎn)程控制處理器。然后通過調(diào)試探針可以對標(biāo)準(zhǔn)的 JTAG 接口訪問外部處理器 FPGA 中。調(diào)試模塊具有不可屏蔽的控制處理器，和不需要存根軟件測試下鏈接到應(yīng)用程序。對于跟蹤數(shù)據(jù)收集，調(diào)試模塊存儲(chǔ)在跟蹤存儲(chǔ)器中的數(shù)據(jù)無論是芯片還是在調(diào)試探頭。在這兩 種情況下，該處理器將執(zhí)行轉(zhuǎn)移到位于斷點(diǎn)地址的例程。 軟處理器內(nèi)核，如 Nios II 處理器提供獨(dú)特的調(diào)試功能超越傳統(tǒng)的，固定處理器的功能。為釋放版本的產(chǎn)品， JTAG 調(diào)試模塊的功能可被減少，或完全刪除。的所有硬件功能的使用依賴于主機(jī)的軟件，如 Nios II 軟件構(gòu)建工具的 Eclipse，它管理的連接針對處理器和控制調(diào)試過程。這提供了基本的功能，以啟動(dòng)或停止處理器，并檢查和編輯寄存器和存儲(chǔ)器。 當(dāng)處理器沒有最低時(shí)鐘頻率的要求， Altera 公司建議您設(shè)計(jì)的系統(tǒng)時(shí)鐘頻率至少四倍 JTAG 時(shí)鐘頻率，以確保芯片上的儀器（ OCI）核心功能正常。下載軟件后， JTAG 調(diào)試模塊可以退出調(diào)試模式并將執(zhí)行權(quán)轉(zhuǎn)由內(nèi)存可執(zhí)行代碼的開始。該軟件斷點(diǎn)機(jī)制寫入斷點(diǎn)指令轉(zhuǎn)換成可執(zhí)行代碼存儲(chǔ)在 RAM 中。 硬件斷點(diǎn) 硬件斷點(diǎn)允許你對居住在指令上設(shè)置斷點(diǎn)非易失性存儲(chǔ)器，如閃存。如果該指令的地址硬件斷點(diǎn)地址匹配時(shí)， JTAG 調(diào)試模塊需要控制處理器。 硬件觸發(fā) 硬件觸發(fā)器激 活基于對指令或條件調(diào)試操作 實(shí)時(shí)程序執(zhí)行過程中的數(shù)據(jù)總線。例如，觸發(fā)器可以被用來使跟蹤數(shù)據(jù)收集在實(shí)時(shí)處理器執(zhí)行。目標(biāo)觸發(fā)器使能JTAG 調(diào)試模塊， B 事件上觸發(fā)而 A 事件不觸發(fā)轉(zhuǎn)化為， A 事件導(dǎo)致觸發(fā)動(dòng)作，使觸發(fā)器 B 事件觸發(fā)。這種機(jī)制使用兩個(gè)硬件觸發(fā)，共同創(chuàng)造一個(gè)觸發(fā)條件激活的范圍在規(guī)定范圍內(nèi)的值。 JTAG 調(diào)試模塊提供以下跟蹤功能： ■捕獲執(zhí)行跟蹤（指令總線周期）。 ■對于每個(gè)數(shù)據(jù)總線周期，捕獲地址，數(shù)據(jù)，或兩者兼而有之。 ■手動(dòng)啟動(dòng)和主機(jī)控制下停止跟蹤。 ■在片上內(nèi)存緩沖區(qū)的 JTAG 調(diào)試模塊中存儲(chǔ)跟蹤數(shù)據(jù)。 ） ■存儲(chǔ)跟蹤數(shù)據(jù)在片調(diào)試探頭較大的緩沖區(qū)。例如，一個(gè)片上跟蹤緩沖器的一個(gè)標(biāo)準(zhǔn)功能 Nios II 處理器，而是采用了片上跟蹤緩沖器需要額外的調(diào)試軟件和 MIPS 科技或勞特巴赫有限公司提供的硬件。 執(zhí)行與數(shù)據(jù)跟蹤 JTAG 調(diào)試模塊支持跟蹤指令總線（執(zhí)行跟蹤）時(shí)，數(shù)據(jù)總線（數(shù)據(jù)跟蹤），或兩者同時(shí)進(jìn)行。數(shù)據(jù) 跟蹤與記錄相關(guān)的數(shù)據(jù)每個(gè)加載和存儲(chǔ)操作的數(shù)據(jù)總線上。然而，幀并不是一個(gè)絕對的衡量跟蹤標(biāo)準(zhǔn)。這些地址，可以從主機(jī)端的調(diào)試軟件，可以由指令執(zhí)行跟蹤進(jìn)行重建指 定的精確。如這些優(yōu)化的結(jié)果，實(shí)際開始和結(jié)束點(diǎn)跟蹤收集在執(zhí)行過程中可能會(huì)從用戶指定的啟動(dòng)和結(jié)束略有不同。當(dāng)存儲(chǔ)到跟蹤緩沖區(qū)，數(shù)據(jù)跟蹤幀的優(yōu)先級低于執(zhí)行跟蹤框架。 附件 2：外文原文（復(fù)印件） 2. Processor Architecture This chapter describes the hardware structure of the Nios174。 inclusion or exclusion of a feature。 floatingpoint megafunctions: ALTFP_MULT, ALTFP_ADD_SUB, and ALTFP_DIV. For information about each individual floatingpoint megafunction, including acceleration factors and device resource usage, refer to the megafunction user guides, available on the IP and Megafunctions literature page of the Altera website. The Nios II software development tools recognize C code that takes advantage of the floatingpoint instructions present in the processor core. When the floatingpoint custom instructions are present in your target hardware, the Nios II piler piles your code to use the custom instructions for floatingpoint operations, including addition, subtraction, multiplication, division and the newlib math library. Software Development Considerations The best choice for your hardware design depends on a balance among floatingpoint usage, hardware resource usage, and performance. While the floatingpoint custom instructions speed up floatingpoint arithmetic, they substantially add to the size of your hardware design. If resource usage is an issue, consider reworking your algorithms to minimize floatingpoint arithmetic. You can use pragma directives in your software to pare hardware and software implementations of the floatingpoint instructions. The following pragma directives instruct the Nios II piler to ignore the floatingpoint instructions and generate software implementations. The scope of these pragma directives is the entire C file. ■ pragma no_custom_fadds— Forces software implementation of floa