【正文】 ................... 9 結論 ....................................................................................................................................... 10 總結與體會 ..........................................................................................................................11 謝辭 ....................................................................................................................................... 12 參考文獻 .............................................................................................................................. 13 附錄一 ................................................................................................................................... 14 附錄二 ................................................................................................................................... 26 附錄三 ................................................................................................................................... 32 畢業(yè)設計（論文）專用紙 第 頁 I 基于 FPGA 的萬年歷電路的設計 摘要 基于 FPGA的萬年歷設計，主要完成的任務是使用 Verilog語言，在 Quartis2上完成電路設計，程序開發(fā)模擬，基本功能是能夠顯示 /修改年月日時分秒。電路設計模塊中分為幾個模塊：分頻、控制、時間顯示調(diào)整、時分秒、年月日、顯示控制、譯碼器。至于程序編寫，使用 Verilog語言，根據(jù)各個模塊的不用功能和它們之間的控制關系進行編寫。 進入信息時代，時間觀念越來越重，但是老式的鐘表以及日歷等時間顯示工具已經(jīng)不太適合。對此，數(shù)字萬年的設計就有了用武之地。同時，該設計在精確度上遠遠超過鐘表，并且不需要維修，也不用像日歷一樣每天翻頁，極其方便，且能夠添加各種不同功能的要求。綜上所述本設計具 有設計方便、功能多樣、電路簡潔、成本低廉等優(yōu)點，符合社會發(fā)展趨勢，前景廣闊。每到新年，人們就會買來一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。與傳統(tǒng)紙質的萬年歷相比 ,數(shù)字萬年歷得到了越來越廣泛的應用。按照系統(tǒng)設計功能的要求 ,設計一個簡單的數(shù)字萬年歷，顯示年、月、日、時、分、秒等基本功能。由于使用 FPGA 設計、簡便，成本低廉，所以本課程設計采用基于 FPGA 開發(fā)。采用 FPGA 設計的萬年歷由于成本低，精度高，可靠性好等優(yōu)點，使它有了非常廣闊的使用之處。 而 這些 功能的實現(xiàn) ， 均 是以鐘表 的 數(shù)字化為基礎的。 數(shù)字萬年歷 是一種用數(shù)字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和靈活性 ，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用 。 此次設計與制做 數(shù)字萬年歷 就是為了了 解數(shù)字鐘的原理，從而學會制作數(shù)字鐘 。 FPGA 簡介 FPGA 是現(xiàn)場可編程門陣列（ Field programmable gates array）的英文簡稱，是由可編程邏輯模塊組成的數(shù)字集成電路（ IC） ,這些邏輯模塊之間用可配置的互聯(lián)資源。由于實現(xiàn)方式的不 同，有些FPGA 只能編程一次，而有些則可以重復進行多次編寫。與那些內(nèi)部功能已被制造者固化的器件相反。 畢業(yè)設計（論文）專用紙 第 頁 3 第 2 章 設計原理 組成模塊 萬年年來設計要完成的基本功能是顯示年月日時分秒以及時間修改功能，對此需要把系統(tǒng)分為以下幾個模塊：分頻模塊（ fenpin）、控制模塊（ contr）、時間顯示調(diào)整模塊（ mux_4）、時分秒模塊（ timeve）、年月日模塊（ nyr2021）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi）。 系統(tǒng)設計圖 畢業(yè)設計（論文）專用紙 第 頁 4 圖 1 流程圖 圖 2 功能設計圖 畢業(yè)設計（論文）專用紙 第 頁 5 第 3 章 各功能模塊介紹 分頻模塊（ fenpin） 該模塊的主要功能是想得到一個時鐘頻率為 1Hz的一個脈沖，也就是說想得到周期為 1秒的一個脈沖。設計思路：在沒有按下外部控制按鍵時，每 8秒輪流控制年月日和時分秒模塊，就是說在前 8秒內(nèi)令 rc為 0，下一個 8秒內(nèi)令其為 1，然后輪流交換。當按下外部按鍵的時候，也就意味著使用者參與控制了，該模塊有 2個外置按鍵可供使用者使用，按下第一個按鍵則顯示時分秒，按下第二個按鍵顯示年月日，當兩個按鍵都按下的時候默認按鍵無效。 [為了節(jié)省數(shù)碼管，該設計把年月日和時分秒的顯示分開 ]，當該模塊接受到低電平時顯示當前的時分秒，當接受到的是高電平時則顯示年月日。給予秒信號和進位信號一個初始值，令 {qmh,qml}=0,carry1=0。當秒信號計數(shù)小于 59時，如果十位 qmh==5，個位 qml9則十位不變，個位每秒加 1， carry1=0；如果 qmh5而 qml==9,則令qmh=qmh+1,qml=0,carry1=0；如果 qmh5且 qml9，則 qmh=qmh， qml=qml+1,carry1=0。 分（ minute）：分信號 qf[7:0]，低四位 qfl[3:0]，高四位 qfh[7:0]，分進位信號enhour。當分信號計數(shù)到 59時，則令 {qfh,qfl}=8’ h00， carry1=1。 如果 qfh5， qfl==9，則 qfh=qfh+1， qfl=0， carry1=0；如果 qfh5， qfl9，則 qfh=qfh，qfl=qfl+1， carry1=0。 時（ hour）：時信號 qs[7:0]，低四位 qsl[3:0]，高四位 qsh[7:0]，時進位信號 cout。則當時信號計數(shù)到 23(qsh==2amp。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1，carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1， carry1=0。 畢業(yè)設計（論文）專用紙 第 頁 7 年月日模塊（ nyr2021） 日計數(shù)：日信號 qr[7:0]，日進位信號 clky，以及每月天數(shù) date。給一個月計數(shù)qy，由月計數(shù)的不同給 予 date不同取值。這里有個需要注意的是 2月，一般年份 2月有 28天，但是閏年則有 29天。 . 月計數(shù)和年計數(shù)大致計算方法和日 的差不多，只不過月計數(shù)的時鐘脈沖來自日計數(shù)的進位信號，而年計數(shù)的脈沖來自于月計數(shù)的進位信號。這里不再多說。設計思路：根據(jù)控制模塊（ contr）的輸出 k的高低電平?jīng)Q定。當 k是低電平時，該模塊的輸出端輸出的是年月日，即：令 q0、 q q q3顯示年信號的千位、百位、十位、個位， q q5顯示月信號的十位與個位， q q7顯示日信號的十位與個位。譯碼器有多個輸入端和多個輸出端。 畢業(yè)設計（論文）專用紙 第 頁 9 第 4 章 模擬仿真 年月日模塊仿真 該仿真圖顯示的是 09年 5月分的，由圖可以看出 5月分有 31天，當月份進入到下一個月的時候，日期 day則變?yōu)?1號，仿真 結果無誤。秒計數(shù)最大到 59時分計數(shù)加 1，分也是到 59時計數(shù)加 1。但使用這種紙質日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損麻煩。 本文是一篇基于 FPGA的數(shù)字萬年歷的論文，在設計過程中我通過在網(wǎng)上和圖書館查閱資料，收集了大量相關方面的資料，通過對這些資料的學習，我了解了 FPGA的相關知識并認真復習了 Verilog語言。這次畢業(yè)設計可以說是對四年的大學學習的總結。 通過對本課題的研究我有以下幾個方面的收獲： （ 1）學習與 掌握了 FPGA的基本原理及其各種應用，對它的軟件設計方法有較深入的認識。 （ 3）本設計重點在于軟件的設計，因此在設計過程中使自己在大學學到的 Verilog語言知識得到了鞏固，同時提高了解決實際問題的能力 畢業(yè)設計（論文）專用紙 第 頁 11 總結與體會 通過幾個月的努力，萬年歷設計基本完成了所要實現(xiàn)的功能，完成了畢業(yè)設計。通過對這些問題的解決處理，我感覺到不僅所學知識有了較全面的了解，同時也是對我自身的一個進步。 當然在設計過程中也遇見了不少自己解決不了的問題，對此我很感謝我的老師、同學們的幫助。我相信在以后的人生道路上，我將不會迷茫，因為我知道我不能解決的問題不一定是不能解決的問題，這一點我堅信。在大學期間學院給我們專業(yè)開了不少課程，自己沒怎么認真學習，這一點在平時沒怎么感受，但是在這次的畢業(yè)設計中我我卻感受到了。 畢業(yè)設計（論文）專用紙 第 頁 12 謝辭 該畢業(yè)設計在一定程度上代表了我大學四年所學，也是我大學生活的一個結束，為此我想在這里感謝學院 為我?guī)淼囊磺校瑳]有學院為我提供的這個平臺，我想將會很難順利地完成大學四年的學習和本次畢業(yè)設計。 x老師的熱心給予的完成畢業(yè)設計的動力， x老師的幫助使我客服了諸多困難，最終在老師的指導下我完成了畢業(yè)設計，再次我要深深的感謝她。所以我要感謝 x老師。在這里請接受我真誠的謝意！ 畢業(yè)設計（論文）專用紙 第 頁 13 參考文獻 [1] 劉建清，劉漢文，高光海，等，從零開始學 CPLD和 VerilogHDL編程技術 [M]，北京：國防工業(yè)出版社， 2021； [2] 楊春玲，朱敏，等，可編程邏輯器件應用實踐 [M]，哈爾濱：哈爾濱工業(yè)大學出版社， 2021 [3] 馮濤，王程，等，可編程邏輯器件開發(fā)技術 —— MAX+plus2入門與提高 [M]，北京：人民郵電出版社， 2021 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