【正文】 ， q q3顯示秒信號(hào)的十位與個(gè)位， q q5顯示分信號(hào)的十位與個(gè)位， q q7顯示時(shí)信號(hào)的十位與個(gè)位。 顯示控制模塊 (mux_16) 該模塊的主要功能是控制是顯示時(shí)分秒還是年月日。需要注意的是日和月都是兩位十進(jìn)制數(shù)表示，故需要用 8位二進(jìn)制數(shù)表示，而年是四位十進(jìn)制信號(hào)，需要 16位表示。對(duì)于日信號(hào)，當(dāng) qr=date時(shí)，則令qr=1， clky=1；否則若日信號(hào)的十位與 date的十位相同且個(gè)位小于 date的個(gè)位，則十位不變，個(gè)位每個(gè)脈沖加 1（這里的秒沖有外界和內(nèi)部?jī)煞N，內(nèi)部脈沖來(lái)自時(shí)分秒模塊的輸出 cout）；若日信號(hào)十位小于 date的十位，但是個(gè)位相等，則令十位加 1，個(gè)位計(jì)為 0；若日信號(hào)十位和個(gè)位均小于 date則令日信號(hào)十位不變，個(gè)位加 1。如：當(dāng) qy=3，則 date=31。 date：一年又十二個(gè)月，而且每個(gè)月的天數(shù)不完全相同，需要對(duì) date做不同的取值判斷。最終時(shí)信號(hào) qs={qsh,qsl}， cout=carry1。amp。初始賦值令 {qsh,qsl}=8’ h00，進(jìn)位信號(hào) carry1=0。最終分信號(hào) qf={qfh,qfl}，分進(jìn)位信號(hào) enhour =carry1|jh(jh同秒信號(hào)中的 jf，一樣是外部按鍵信號(hào) )。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1，carry1=0。給予初始值： {qfh,qfl}=8’ h00,進(jìn)位信號(hào) carry1=0。最終秒信號(hào) qm={qmh,qml},秒 進(jìn)位信號(hào) enmin =carry|jf(jf是外部按鍵信號(hào) )。當(dāng)秒信號(hào)計(jì)數(shù)到 59時(shí)，則要把秒信號(hào)計(jì)為 0，同時(shí)進(jìn)位信號(hào) carry1=1。 時(shí)分秒模塊 （ timeve） 秒（ second）：秒信號(hào) qm[7:0],低四位 qml[3:0]，高四位 qmh[7:4]，秒進(jìn)位信號(hào) enmin。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 6 時(shí)間顯示調(diào)整模塊（ mux_4） 該模塊的功能是控制顯示器，決定顯示年月日還是時(shí)分秒。 rc的作用就是相當(dāng)于個(gè)脈沖，這個(gè)脈沖決定了該模塊的輸出電 平。設(shè)計(jì)思路是：用一個(gè)模 10計(jì)數(shù)器，該計(jì)數(shù)器每秒有 10個(gè)脈沖波形，如圖 3所示： 圖 3 模 10計(jì)數(shù)器波形 然后對(duì)該計(jì)數(shù)器每秒計(jì)數(shù)一次，也就是說(shuō)在一秒內(nèi)有 10個(gè)脈沖，但是只要最后的一個(gè)脈沖，這樣就得到了一個(gè)周期為 1s的脈沖，如圖 4所示： 圖 4 1Hz脈沖 控制模塊（ countr） 該模塊的主要功能是對(duì)時(shí)間顯示調(diào)整模塊（ mux_4）進(jìn)行控制，并且參與外部控制。分頻模塊是為了得到一個(gè)周期為秒的脈沖，該脈沖主要用于秒的走動(dòng)；控制模塊要完成的功能是由使用者決定顯示年月日還是時(shí)分秒，當(dāng)使用者不參與控制時(shí)，時(shí)分秒和年月日每隔一小段時(shí)間會(huì)自動(dòng)輪流顯示，當(dāng)使用者參與控制時(shí)則需要由改模塊完成；時(shí)間顯示調(diào)整模塊，顧名思義就是對(duì)時(shí)間進(jìn)行調(diào)整修改；時(shí)分秒模塊和年月日模塊分別控制時(shí)分秒和年月日；顯示控制模塊的功能 是控制顯示時(shí)分秒還是年月日，在設(shè)計(jì)過(guò)程中為了節(jié)省器材，減少數(shù)碼管的個(gè)數(shù)，把年月日和時(shí)分秒分成兩個(gè)模塊，至于顯示哪一個(gè)則有該模塊完成任務(wù)；譯碼器則是在數(shù)碼管上顯示當(dāng)前時(shí)間。由于 FPGA 的設(shè)計(jì)成本低廉，修改方便，從而催生了的、許多富有創(chuàng)新意識(shí)的公司，這就意味著設(shè)計(jì)人員可以在基于 FPGA 的測(cè)試平臺(tái)上實(shí)現(xiàn)他們的軟件開發(fā)，而不需要承擔(dān)數(shù)額巨大的不可重現(xiàn)工程的成本或昂貴的開發(fā)工具。在 FPGA 名稱中的“現(xiàn)場(chǎng)可編程”是指“在現(xiàn)場(chǎng)”進(jìn)行。設(shè)計(jì)者可以對(duì)這些器件進(jìn)行編程來(lái)完成各種各樣的任務(wù)。 而且通過(guò) 萬(wàn)年歷 的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及 使用方法 ， 且由于 電子萬(wàn)年歷 包括組合邏輯電路和 時(shí)序 電路 ， 通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 。數(shù)字萬(wàn)年歷 從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。因此，研究 數(shù)字萬(wàn)年歷 及擴(kuò)大其應(yīng)用，有非?，F(xiàn)實(shí)的意義。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 2 第 1 章 萬(wàn)年歷的發(fā)展及 FPGA 簡(jiǎn)介 萬(wàn)年歷的發(fā)展 鐘表、日歷等的數(shù)字化大大方便了現(xiàn)代人的生活 ， 同時(shí)也大大的擴(kuò)展了鐘表的功能，例如 自動(dòng)報(bào)警 、 打鈴 、 控制其他電子產(chǎn)品 等。在設(shè)計(jì)過(guò)程中要完成年月日時(shí)分秒等基本功能，同時(shí)還要設(shè)計(jì)鬧鐘功能以及陰陽(yáng)歷顯示功能（這個(gè)是國(guó)外設(shè)計(jì)愛(ài)好者未考慮的）。對(duì)此國(guó)內(nèi)外許多設(shè)計(jì)人員對(duì)其進(jìn)行了大量的設(shè)計(jì)，有用單片機(jī)開發(fā)的，有用 FPGA 開發(fā)的。 本設(shè)計(jì)基于 FPGA，采用 Verilog 語(yǔ)言編程 ,用軟件的方式設(shè)計(jì) ,靈活性好 ,且作為課程設(shè)計(jì)來(lái)說(shuō)不僅是對(duì)以往大學(xué)階段一些知識(shí)的應(yīng)用也不用花費(fèi)多 少成本。但使用這種紙質(zhì)日歷，必須記得每天按時(shí)撕一張，否則反而會(huì)記錯(cuò)日期，常常有人因?yàn)橥浢刻焖旱舳涘e(cuò)日期，錯(cuò)過(guò)重要事情，造成損失。 關(guān)鍵詞： 萬(wàn)年歷， 日歷， FPGA， Verilog， Quartus2 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) II Based on the design of the calendar FPFA circuit Abstract The calendar based on FPGA design, the main task is to use Verilog language, in the Quartis2 plete circuit design, program development, basic function is simulated when able to display date/modify minutes. Circuit design module is divided into several modules: points frequency, control and time display adjustment, arc, date, display when control, decoder. Each module plete different tasks, together they form a calendar system circuit design. As for programming, Verilog language, according to use the modules without function and the relations between them control pilation. Software simulation on directly in Quartis2. Into the information age, the concept of time is more and more heavy, but oldfashioned clock and calendar etc time display tools are not very good. Key Words: Calendar, calendar, FPGA, Verilog, Quartus2 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 1 前言 隨著近年來(lái)科學(xué)技術(shù)的迅速發(fā)展和普及，我們的工作，生活觀念也發(fā)生了巨大的改變，人們對(duì)各式電 子產(chǎn)品的要求也越來(lái)越高，使得與生活密切相關(guān)的電子萬(wàn)年歷逐漸走向智能化、便捷化。例如：在萬(wàn)年歷上添加鬧鐘，同時(shí)顯示陰陽(yáng)歷等。基于 FPGA的萬(wàn)年歷設(shè)計(jì)，采用軟件開發(fā)模擬，開發(fā)成本低，而且再功能設(shè)計(jì)上有很大的靈活度，只要在軟件上進(jìn)行簡(jiǎn)單的修改就能實(shí)現(xiàn)不同的功能要求，能夠滿足不同環(huán)境要求。如鐘表易壞，需要經(jīng)常維修，日歷需要每天翻頁(yè)等。軟件模擬直接在 Quartis2上進(jìn)行。各個(gè)模塊完成不同的任務(wù)，合在一起就構(gòu)成了萬(wàn)年歷的系統(tǒng)電路設(shè)計(jì)。 基于 FPGA的萬(wàn)年歷電路的設(shè)計(jì) 目錄 摘要 .......................................................................................................................................... I Abstract ................................................................................................................................... II 前言 ......................................................................................................................................... 1 第 1 章 萬(wàn)年歷的發(fā)展及 FPGA 簡(jiǎn)介 ............................................................................. 2 萬(wàn)年歷的發(fā)展 ..................................................................................................... 2 FPGA 簡(jiǎn)介 ............................................................................................................. 2 第 2 章 設(shè)計(jì)原理 ................................................................................................................ 3 組成模塊 ............................................................................................................... 3 系統(tǒng)設(shè)計(jì)圖 .......................................................................................................... 3 第 3 章 各功能模塊介紹 .................................................................................................. 5 分頻模塊（ fenpin） ....................................................................................... 5 控制模塊（ countr） ....................................................................................... 5 時(shí)間顯示調(diào)整模塊（ mux_4） ....................................................................... 6 時(shí)分秒模塊 （ timeve） ................................................................................ 6 年月日模塊（ nyr2021） .............................................................................. 7 顯示控制模塊 (mux_16)................................................................................... 7 譯碼器（ yimaqi） ............................................................................................ 7 第 4 章 模擬仿真 ................................................................................................................ 9 年月日模塊仿真 ................................................................................................. 9 時(shí)分秒模塊仿真 ..............................................................................