第三章_fpga結(jié)構(gòu)與配置-展示頁(yè)
2024-10-15 15:49本頁(yè)面
【正文】 mmable Gate Array CPLD Complex Programmable Logic Device X康芯科技 概 述 輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出? ?圖 31 基本 PLD器件的原理結(jié)構(gòu)圖 X康芯科技 可編程邏輯器件的發(fā)展歷程 70年代 80年代 90年代 PROM 和PLA 器件 改進(jìn)的 PLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 內(nèi)嵌復(fù)雜 功能模塊 的 SoPC X康芯科技 可編程邏輯器件的分類 圖 32 按集成度 (PLD)分類 可編程邏輯器件 （ P L D ） 簡(jiǎn)單 P L D 復(fù)雜 P L D P R O M P A L P L A G A L C P L D F P G A X康芯科技 簡(jiǎn)單 PLD原理 電路符號(hào)表示 圖 33 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 X康芯科技 電路符號(hào)表示 圖 34PLD的互補(bǔ)緩沖器 圖 35 PLD的互補(bǔ)輸入 圖 36 PLD中與陣列表示 圖 37 PLD中或陣列的表示 圖 38 陣列線連接表示 X康芯科技 PROM 地址譯碼器存儲(chǔ)單元陣列? ??0A1A1?nA0W1W1?pW0F1F1?mFnp 2?圖 39 PROM基本結(jié)構(gòu)： 0111201110110. . .AAAWAAAWAAAWnnnn ??????????其邏輯函數(shù)是： X康芯科技 PROM 圖 310 PROM的邏輯陣列結(jié)構(gòu) 與陣列（不可編程）或陣列（可編程）? ??0A1A1?nA0W1W1?pW0F1F1?mFnp 2?01,011,111,1101,011,111,1100,010,110,10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp??????????????????????????邏輯函數(shù)表示： X康芯科技 PROM 圖 311 PROM表達(dá)的 PLD圖陣列 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0F圖 312 用 PROM完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0F01110100AAFAAAAF???X康芯科技 PLA 圖 313 PLA邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A 0A0A1F0FX康芯科技 PLA 圖 314 PLA與 PROM的比較 0A1A1F0F2A2F0A1A1F0F2A2FX康芯科技 PAL 0A1A1F0F0A1A1F0F 圖 315PAL結(jié)構(gòu)： 圖 316 PAL的常用表示： X康芯科技 PAL 11100100R11100100RD11100100R11100100RVccSG1SL0 7SL1 7SG0 SL0 619 I/O711100100R11100100RD11100100R11100100RVccSG1SL0 6SL1 6SG1 SL0 618 I/O61CLK/I 02I 13I 2078150 3 4 7 8 1211 15 16 19 20 23 24 27 28 31圖 317 一種 PAL16V8的部分結(jié)構(gòu)圖 GAL 207190 3 4 7 8 1211 15 16 19 20 23 24 27 28 311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/ OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE圖 318 GAL16V8的結(jié)構(gòu)圖 X康芯科技 GAL： General Array Logic Device 最多有 8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有 32個(gè)與項(xiàng) EPLD Erasable Programmable Logic Device GAL X康芯科技 邏輯宏單元 輸入 /輸出口 輸入口 時(shí)鐘信 號(hào)輸入 三態(tài)控制 可編程與陣列 固定或陣列 GAL16V8 X康芯科技 GAL 圖 319寄存器輸出結(jié)構(gòu) 圖 320寄存器模式組合雙向輸出結(jié)構(gòu) X康芯科技 GAL 圖 321 組合輸出雙向結(jié)構(gòu) 圖 322 復(fù)合型組合輸出結(jié)構(gòu) X康芯科技 GAL 圖 323 反饋輸入結(jié)構(gòu) 圖 324輸出反饋結(jié)構(gòu) X康芯科技 GAL 圖 325 簡(jiǎn)單模式輸出結(jié)構(gòu) X康芯科技 CPLD結(jié)構(gòu)與工作原理 圖 326 MAX7000系列的單個(gè)宏單元結(jié)構(gòu) PRN CLRN ENA 邏輯陣列 全局 清零 共享 邏輯 擴(kuò)展項(xiàng) 清零 時(shí)鐘 清零選擇 寄存器旁路 并行 擴(kuò)展項(xiàng) 通往 I/O 模塊 通往 PIA 乘積項(xiàng)選擇矩陣 來(lái)自 I/O引腳 全局 時(shí)鐘 Q D EN 來(lái)自 PIA的 36個(gè)信號(hào) 快速輸入選擇 2 X康芯科技 CPLD結(jié)構(gòu)與工作原理 (1) 邏輯陣列塊 (LAB) 圖 327 MAX7128S的結(jié)構(gòu) X康芯科技 CPLD結(jié)構(gòu)與工作原理 (2) 宏單元 (3) 擴(kuò)展乘積項(xiàng) 局部連線共享擴(kuò)展項(xiàng)提供的“與非”乘積項(xiàng)宏單元的乘積項(xiàng)邏輯宏
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