【正文】 調(diào)用語(yǔ)句在C++語(yǔ)言中均有類(lèi)似的語(yǔ)法或庫(kù)函數(shù),做少量的修改即可進(jìn)行轉(zhuǎn)換。可以對(duì)應(yīng)于C++語(yǔ)言中的成員類(lèi)對(duì)象的概念。此外,信號(hào)的一些預(yù)定義屬性的運(yùn)算也可以轉(zhuǎn)化為對(duì)類(lèi)對(duì)象的某個(gè)成員函數(shù)的調(diào)用求解過(guò)程。例如VHDL中的信號(hào)(signal)可為其定義一個(gè)類(lèi)QSignal,在類(lèi)中保存信號(hào)的屬性值,例如上次信號(hào)變化的時(shí)間及值等。當(dāng)一個(gè)結(jié)構(gòu)體包含多個(gè)進(jìn)程時(shí),每一個(gè)進(jìn)程都是結(jié)構(gòu)的派生類(lèi),為了避免同一結(jié)構(gòu)體對(duì)象的重復(fù)定義,可以通過(guò)虛(virtual)基類(lèi)的方式進(jìn)行派生。這些相似性主要體現(xiàn)在如下幾個(gè)方面:(1)VHDL中的實(shí)體(entity)與C++中的類(lèi)(class)概念類(lèi)似,對(duì)于VHDL中的任一實(shí)體,均可以將它翻譯成C++(architecture)則可以從前面的實(shí)體類(lèi)中派生,這種它就可以共享在實(shí)體類(lèi)中定義的所有數(shù)據(jù)。編譯型模擬器將VHDL源描述轉(zhuǎn)換為功能等價(jià)的C++源代碼,這種方式主要是基于對(duì)VHDL和C++語(yǔ)言語(yǔ)法特點(diǎn)的比較后得出的。它的優(yōu)點(diǎn)是概念清晰、關(guān)系明確，并且編程實(shí)現(xiàn)要簡(jiǎn)便一些；其明顯的缺點(diǎn)就是對(duì)每一條語(yǔ)句的每次執(zhí)行都要重新解釋并執(zhí)行，會(huì)帶來(lái)很多不必要的預(yù)處理，效率很低。 編譯型模擬方法及VHDL與C++的類(lèi)比模擬算法可分為解釋型和編譯型兩種。因此，由于存在多層次設(shè)計(jì)，就需要多個(gè)層次上的模擬。目前，設(shè)計(jì)對(duì)象整體的的設(shè)計(jì)過(guò)程經(jīng)歷多個(gè)層次。由于設(shè)計(jì)規(guī)模日益增大，設(shè)計(jì)復(fù)雜度急劇增加，傳統(tǒng)的設(shè)計(jì)起點(diǎn)偏重低層的方法，會(huì)因設(shè)計(jì)規(guī)模的龐大帶來(lái)極大的工作量。VHDL結(jié)構(gòu)描述方式與行為描述方式有機(jī)結(jié)合，各描述層次之間彼此銜接，協(xié)調(diào)一致。在并行模擬中，VHDL源描述經(jīng)編譯后，結(jié)構(gòu)確立除完成通常的VHDL確立工作，還將每個(gè)進(jìn)程靜態(tài)地映射到特定的處理器上，計(jì)算的加載、通信頻帶的估算均來(lái)自于暫時(shí)性的分析及波形傳播分析，以幫助獲得合理的平衡的靜態(tài)映射。并發(fā)性使得VHDL中的進(jìn)程類(lèi)似于UNIX操作系統(tǒng)的進(jìn)程概念，它們的掛起、活動(dòng)均是獨(dú)立的。設(shè)計(jì)的并發(fā)性可極大地加快整體設(shè)計(jì)進(jìn)程并提高設(shè)計(jì)質(zhì)量。然后，各設(shè)計(jì)小組可獨(dú)立并行地對(duì)子元件進(jìn)行詳細(xì)設(shè)計(jì)，并模擬驗(yàn)證子元件，確保正確無(wú)誤。在設(shè)計(jì)流程方面，在系統(tǒng)分析階段，系統(tǒng)分析者可將設(shè)計(jì)對(duì)象分為若干獨(dú)立的子元件，交給若干設(shè)計(jì)小組實(shí)現(xiàn)。(2)VHDL并發(fā)性特征VHDL的并發(fā)性體現(xiàn)在兩個(gè)方面，首先在使用VHDL進(jìn)行數(shù)字電路設(shè)計(jì)時(shí)存在并發(fā)性，即VHDL支持設(shè)計(jì)分解，可使被分解的各子部分的設(shè)計(jì)并行完成。因此VHDL93引進(jìn)了延遲進(jìn)程的概念。一個(gè)模擬時(shí)刻包括若干delta延遲，所有進(jìn)程均可能在特定條件下，在同一時(shí)刻的任一delta延遲點(diǎn)上激活。VHDL中的進(jìn)程（process）完成電路行為的描述，由一系列順序語(yǔ)句組成，是VHDL設(shè)計(jì)中進(jìn)行功能描述的基本單元。VHDL中的信號(hào)(signal)概念是數(shù)字電路中連線的抽象，它是各元件、各進(jìn)程之間進(jìn)行通信的數(shù)據(jù)通路。一個(gè)實(shí)體可存在多個(gè)對(duì)應(yīng)的結(jié)構(gòu)體，分別以行為、結(jié)構(gòu)、數(shù)據(jù)流及各種方式混合的描述方法實(shí)現(xiàn)。其中實(shí)體描述元件與外部環(huán)境的接口，其內(nèi)部行為及結(jié)構(gòu)是完全隱蔽的。(1)VHDL中的硬件相關(guān)結(jié)構(gòu)VHDL具有許多與數(shù)字電路結(jié)構(gòu)直接相關(guān)的概念，其中最主要的是元件，它是數(shù)字硬件結(jié)構(gòu)——“黑盒”的抽象。1．3 VHDL 語(yǔ)言與模擬VHDL是為數(shù)字電路的建模和模擬（simulation）而制定的，是一種面向模擬的語(yǔ)言，它的語(yǔ)法中有許多方面均考慮到模擬的因素。(4)VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和重用由于VHDL語(yǔ)言已作為一種IEEE的工業(yè)標(biāo)準(zhǔn)，這樣設(shè)計(jì)的成果便于重用和交流，反過(guò)來(lái)又能進(jìn)一步推動(dòng)VHDL語(yǔ)言的推廣和完善。與大多數(shù)HDL語(yǔ)言的不同之處是，當(dāng)門(mén)級(jí)或門(mén)級(jí)以上層次的描述通過(guò)模擬驗(yàn)證之后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝（如MOS，CMOS等）。VHDL語(yǔ)言能夠進(jìn)行系統(tǒng)級(jí)的硬件描述，這是它的一個(gè)最突出的優(yōu)點(diǎn)。這樣就給VHDL語(yǔ)言的進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。其范圍之廣是其他HDL語(yǔ)言所不能比擬的。VHDL語(yǔ)言的最大特點(diǎn)是描述能力極強(qiáng)，可覆蓋邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持眾多的硬件模型。它允許設(shè)計(jì)者在其使用范圍內(nèi)選擇工藝和方法。1．2 VHDL語(yǔ)言的特點(diǎn)VHDL語(yǔ)言能夠形式化地表示電路的結(jié)構(gòu)與行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，并借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)簡(jiǎn)化電路的描述，具有電路模擬與驗(yàn)證機(jī)制，保證設(shè)計(jì)的正確性，支持電路描述由高層向地層的綜合變換，易于理解和重用。VHDL語(yǔ)言逐漸成為數(shù)字系統(tǒng)設(shè)計(jì)的主要描述語(yǔ)言，它在世界各國(guó)得到了廣泛應(yīng)用。隨后，VHDL進(jìn)入廣泛的應(yīng)用時(shí)代。它的出現(xiàn)為電子設(shè)計(jì)自動(dòng)化的發(fā)展和推廣奠定了堅(jiān)實(shí)的基礎(chǔ)。廣大用戶所企盼的是一種面向設(shè)計(jì)的多層次、多領(lǐng)域且得到一致認(rèn)同的標(biāo)準(zhǔn)的硬件描述語(yǔ)言。硬件描述語(yǔ)言的發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的模擬和設(shè)計(jì)等各方面。作為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言VHDL已在設(shè)計(jì)中得到了廣泛的應(yīng)用，且影響日益深遠(yuǎn)。第一章 VHDL的基本概念電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路。俗話說(shuō)“要想富，先修路”，但路修好了如果在交通控制方面做不好道路還是無(wú)法保障暢通安全。交通信號(hào)燈的出現(xiàn)，使交通得以有效管制，對(duì)于疏導(dǎo)交通流量、提高道路通行能力，減少交通事故有明顯效果。目前應(yīng)用廣泛的硬件描述語(yǔ)言有：VHDL語(yǔ)言， Verilog HDL語(yǔ)言，AHDL語(yǔ)言。由于可編程器件可以通過(guò)軟件編程對(duì)硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣快捷方便。根據(jù)這次的設(shè)計(jì)要求，設(shè)計(jì)交通燈，我們以傳統(tǒng)電子設(shè)計(jì)方法為基礎(chǔ)的工程設(shè)計(jì)基礎(chǔ)上，引入了電子設(shè)計(jì)自動(dòng)化技術(shù)，模擬與數(shù)字、硬件與軟件相結(jié)合的綜合性設(shè)計(jì)，通過(guò)VHDL數(shù)字控制系統(tǒng)，設(shè)計(jì)了可控交通信號(hào)燈。電子設(shè)計(jì)自動(dòng)化技術(shù)已成為設(shè)計(jì)現(xiàn)代電子系統(tǒng)必不可少的工具和手段。因此，交通燈是交管部門(mén)管理城市交通的重要工具之一。本論文介紹一種用VHDL實(shí)現(xiàn)紅綠燈交通信號(hào)系統(tǒng)的設(shè)計(jì)方法。 2005屆電子信息工程專(zhuān)業(yè)畢業(yè)設(shè)計(jì)（論文）目 錄摘要………………………………………………………………………………………1第一章 VHDL的基本概念 ……………………………………………………………2 VHDL語(yǔ)言的產(chǎn)生和發(fā)展……………………………………………………2 VHDL語(yǔ)言的特點(diǎn)……………………………………………………………2 VHDL語(yǔ)言與模擬……………………………………………………………3 編譯型模擬方法及VHDL與C++的類(lèi)比……………………………………3 VHDL在電子系統(tǒng)硬件設(shè)計(jì)中的優(yōu)點(diǎn)………………………………………4第二章 紅綠燈交通信號(hào)系統(tǒng)…………………………………………………………5 紅綠燈交通信號(hào)系統(tǒng)功能概述 ……………………………………………5 紅綠燈交通信號(hào)系統(tǒng)外觀 …………………………………………………5 紅綠燈交通信號(hào)系統(tǒng)的VHDL模塊…………………………………………6 紅綠燈交通信號(hào)系統(tǒng)VHDL程序……………………………………………6 clk_gen時(shí)鐘發(fā)生電路（即分頻電路）的VHDL設(shè)計(jì)………………6 traffic_mnx計(jì)數(shù)秒數(shù)選擇電路的VHDL程序設(shè)計(jì)…………………8 count_down倒計(jì)時(shí)控制電路的VHDL程序設(shè)計(jì) ……………………10 traffic_fsm紅綠燈信號(hào)控制電路的VHDL程序設(shè)計(jì)………………12 建造一個(gè)屬于自己的程序包（package）…………………………………13 traffic紅綠燈信號(hào)系統(tǒng)電路的VHDL程序設(shè)計(jì)……………………15第三章 結(jié)論……………………………………………………………………………16參考文獻(xiàn)…………………………………………………………………………………17VHDL紅綠燈交通信號(hào)系統(tǒng) 廖凱 重慶三峽學(xué)院電子信息工程專(zhuān)業(yè)2001級(jí) 重慶萬(wàn)州404000摘要：近年來(lái)隨著科技的飛速發(fā)展，VHDL的應(yīng)用正在不斷地走向深入，同時(shí)帶動(dòng)傳統(tǒng)控制檢測(cè)日新月益更新。傳統(tǒng)交通燈控制器多數(shù)由單片機(jī)或PLC實(shí)現(xiàn)。關(guān)鍵字：VHDL MAXPLUSⅡ 交通信號(hào)燈 國(guó)際化引言：在現(xiàn)代城市中，隨著人口和汽車(chē)的急劇增長(zhǎng)，市區(qū)交通日益擁擠，要是沒(méi)有紅綠燈作為指揮工具，恐怕川流不息的汽車(chē)就會(huì)由于混亂而造成嚴(yán)重阻塞。 隨著電子與計(jì)算機(jī)技術(shù)的迅速發(fā)展，電子電路的分析與設(shè)計(jì)方法發(fā)生了重大的變化。在電子技術(shù)領(lǐng)域里，為了便于儲(chǔ)存，分析和傳輸，常將模擬信號(hào)編碼，即把它轉(zhuǎn)換為數(shù)字信號(hào)，利用數(shù)字邏輯這一強(qiáng)有力的工具來(lái)分析和設(shè)計(jì)復(fù)雜的數(shù)字電路或數(shù)字系統(tǒng)，為信號(hào)的儲(chǔ)存，分析和傳輸創(chuàng)造了硬件環(huán)境。可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。通常使用硬件描述語(yǔ)言（Hardware DescriPtion Lan－guage，HDL）進(jìn)行數(shù)字電子系統(tǒng)設(shè)計(jì)。VHDL語(yǔ)言由于具有強(qiáng)大的行為描述能力和豐富的仿真語(yǔ)句從而成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。隨著中國(guó)加入WTO，我們不但要在經(jīng)濟(jì)、文化、科技等各方面與國(guó)際接軌，在交通控制方面也應(yīng)與國(guó)際接軌。作為交通控制的重要組成部份的交通信號(hào)燈也應(yīng)國(guó)際化。硬件描述語(yǔ)言HDL在電子設(shè)計(jì)自動(dòng)化中扮演著重要角色，它是EDA技術(shù)研究的重點(diǎn)之一。1．1 VHDL語(yǔ)言的產(chǎn)生和發(fā)展硬件描述語(yǔ)言HDL是一個(gè)劃時(shí)代的進(jìn)步，它的出現(xiàn)和發(fā)展使得自頂向下的數(shù)字系統(tǒng)（集成電路/計(jì)算機(jī)）設(shè)計(jì)方法成為可能，也促使新一代EDA工具的出現(xiàn)，并使得電子設(shè)計(jì)自動(dòng)化方法主流從傳統(tǒng)的自底向上的設(shè)計(jì)方法發(fā)展到自頂向下的設(shè)計(jì)方法。到20世紀(jì)80年代后期，已出現(xiàn)上百種硬件描述語(yǔ)言，它們對(duì)設(shè)計(jì)自動(dòng)化起到了促進(jìn)和推動(dòng)作用，但是由于它們各自針對(duì)特定的設(shè)計(jì)領(lǐng)域，沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，從而使一般用戶難以使用。20世紀(jì)80年代后期由美國(guó)國(guó)防部開(kāi)發(fā)的VHDL語(yǔ)言恰好滿足了上述要求，并在1987年12月由IEEE標(biāo)準(zhǔn)化。在此期間，許多地方形成了VHDL的用戶組織，VHDL語(yǔ)言的標(biāo)準(zhǔn)化使得它在國(guó)際用戶中獲得了廣泛的理解和支持，從而又進(jìn)一步促進(jìn)VHDL的發(fā)展。特別是進(jìn)入20世紀(jì)90年代以后，有關(guān)VHDL語(yǔ)言的發(fā)展成為一種主流技術(shù)。有文獻(xiàn)表明，90%以上的用戶已在使用或即將使用VHDL。此外，它還是一種與實(shí)現(xiàn)技術(shù)相獨(dú)立的語(yǔ)言，既不束縛于某一特定的模擬程序或數(shù)字裝置上，也不把設(shè)計(jì)方法強(qiáng)加于設(shè)計(jì)者。為了適應(yīng)未來(lái)的數(shù)字硬件技術(shù)，VHDL還提供了便于將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。其特點(diǎn)包括：(1)設(shè)計(jì)技術(shù)齊全，方法靈活，支持廣泛VHDL語(yǔ)言支持自頂向下(top down)和基于庫(kù)(librarybased)的設(shè)計(jì)方法，而且還支持同步電路、異步電路以及其他隨機(jī)邏輯電路的設(shè)計(jì)。另外，由于VHDL語(yǔ)言早在1987年12月就已作為IEEE std 1076 標(biāo)準(zhǔn)公開(kāi)發(fā)布，因此，目前大多數(shù)EDA工具幾乎在不同程度上都支持VHDL語(yǔ)言。(2)系統(tǒng)硬件描述能力強(qiáng)VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門(mén)級(jí)電路；并且，高層次的行為描述可以與低層次的RTL（寄存器傳送語(yǔ)言）描述和門(mén)級(jí)描述混合使用。(3)VHDL語(yǔ)言可以與工藝無(wú)關(guān)地進(jìn)行編程在用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入與工藝相關(guān)的信息（當(dāng)然這些信息也是可以用VHDL描述的）。這樣，在工藝更新時(shí)，就無(wú)須修改原設(shè)計(jì)，只要改變相應(yīng)的工藝工具即可。另外，VHDL語(yǔ)言的語(yǔ)法比較嚴(yán)格，風(fēng)格類(lèi)似于Ada語(yǔ)言，給閱讀和使用都帶來(lái)極大的方便。包括VHDL的硬件相關(guān)結(jié)構(gòu)、并發(fā)性特征和混合級(jí)描述及混合級(jí)模擬。VHDL中的元件由實(shí)體、結(jié)構(gòu)體兩個(gè)概念共同描述完成。實(shí)體的功能定義在稱(chēng)為結(jié)構(gòu)體的分離單元中，結(jié)構(gòu)體規(guī)定設(shè)計(jì)實(shí)體輸入及輸出之間的關(guān)系。元件的存在使VHDL脫離普通程序語(yǔ)言的范疇，成為描述數(shù)字電路的專(zhuān)用硬件設(shè)計(jì)語(yǔ)言。VHDL中信號(hào)的狀態(tài)會(huì)影響與信號(hào)相關(guān)的進(jìn)程的運(yùn)行，體現(xiàn)數(shù)字系統(tǒng)的各單元的輸入及輸出的狀態(tài)。由于進(jìn)程的執(zhí)行是并發(fā)的，因此在VHDL在中引入delta延遲概念，用于表示時(shí)間上無(wú)窮小的模擬步，是VHDL中模擬進(jìn)程同步機(jī)制的關(guān)鍵。設(shè)計(jì)者的設(shè)計(jì)意圖有時(shí)希望忽略在delta延遲點(diǎn)上的變化，著重于計(jì)算一個(gè)模擬時(shí)刻結(jié)實(shí)時(shí)的穩(wěn)定階段的狀態(tài)。該類(lèi)進(jìn)程只在某一時(shí)刻的最后一個(gè)delta延遲時(shí)激活，這樣可以降低處理頻率，尤其是當(dāng)用于時(shí)序檢查的時(shí)候。一個(gè)模型的設(shè)計(jì)主要由