【正文】 .....................................................................32附錄 A 英文文獻 ...................................................................................................................33附錄 B 中文譯文 ...................................................................................................................37附錄 C BANDGAP 的 SCHEMATIC 網(wǎng)表 .........................................................................40附錄 D BANDGAP 的 LAYOUT 網(wǎng)表 ................................................................................431 緒 論無論是數(shù)字集成電路設(shè)計還是模擬、混合集成電路設(shè)計，版圖設(shè)計都是必不可少的重要設(shè)計環(huán)節(jié)。 bandgap。關(guān)鍵詞：版圖；bandgap； cadence；ICAbstractIC mask layout are essential to achieve the design of integrated circuit manufacturing sectors, it is not only related to the IC39。本論文首先介紹半導(dǎo)體制造技術(shù)、模擬 IC 版圖設(shè)計的基本流程，然后通過bandgap 的單元版圖設(shè)計到整體版圖設(shè)計流程具體介紹模擬版圖設(shè)計的一些細(xì)節(jié)和一些問題的解決方法，最后介紹一些平面布局及封裝技術(shù)。摘 要集成電路掩模版圖設(shè)計是實現(xiàn)集成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功能。模擬版圖設(shè)計對電路的性能有更高的要求，要求模擬版圖設(shè)計者使用更多的方法去優(yōu)化電路，減小電路的寄生參數(shù)，提高電路的穩(wěn)定性。本設(shè)計使用 cadence 全定制設(shè)計工具 IC610 進行 bandgap 的版圖設(shè)計，其后使用diva 對版圖進行物理驗證。s functions are correct, but also great extent affect IC performance, cost and functionality. Simulate the performance of the circuit layout have higher demands to analog layout designers to use more methods to optimize the circuit, reducing the parasitic circuit parameters, to improve the stability. This paper first introduces the semiconductor manufacturing technology, analog IC layout design of the basic flow, then bandgap of the cell layout to the overall layout design process specific analog layout design introduced some of the details and some solution to the problem, and finally introduce some layout and packaging technology. The design of full custom design using cadence tools IC610 for bandgap of the layout design, then use the diva of the physical layout verification. Keywords: layout。 cadence。隨著芯片規(guī)模的不斷增長，柵長變得越來越小，芯片的集成度逐漸增加，設(shè)計復(fù)雜度也逐漸增加，產(chǎn)品的面市時間則要求更短，版圖設(shè)計越來越凸顯出它的重要性并逐漸成為 IC 設(shè)計的一個新興領(lǐng)域，它直接影響著芯片性能的好壞，芯片的成本及面市時間。集成電路掩膜版圖設(shè)計是一門技術(shù)，它要求設(shè)計者具有電路系統(tǒng)原理與工藝制造方面的基礎(chǔ)知識，但它更需要設(shè)計者的創(chuàng)造性、空間想象力和耐性，需要設(shè)計者長期的工作經(jīng)驗和知識的積累，需要設(shè)計者對日新月異的集成電路發(fā)展的密切關(guān)注和探索，然而，集成電路掩膜版圖設(shè)計不僅僅是一門技術(shù)，還是一門藝術(shù)。從全球經(jīng)濟發(fā)展來看,集成電路(IC) 技術(shù)已經(jīng)滲透到國防建設(shè)和國民經(jīng)濟發(fā)展的各個領(lǐng)域,成為世界第一大產(chǎn)業(yè)。IC 發(fā)明于美國,在美國得到發(fā)展并領(lǐng)先于世界,所以 4 英寸線的數(shù)量在全球遙遙領(lǐng)先。到 8 英寸階段,韓國、中國臺灣、新加坡的 IC 產(chǎn)業(yè)逐漸興起,這幾個地區(qū) 8 英寸線占了全球相當(dāng)?shù)臄?shù)量。特別是近幾年來，在世界半導(dǎo)體產(chǎn)業(yè)環(huán)境不斷改善，集成電路的性能以驚人的速度向快速和微型方面發(fā)展，其發(fā)展?jié)摿?、高技術(shù)含量和廣闊的市場都令人嘆為觀止。也就是說，我們中國的 IC 產(chǎn)業(yè)已經(jīng)初具規(guī)模，并且正處在一個擺脫一味只是集中在制造和消費方面而向核心技術(shù)領(lǐng)域轉(zhuǎn)型的一個關(guān)鍵階段，所有的 IC 精英們正在齊心協(xié)力打造中國自己的“中國芯” ，爭取早日扭轉(zhuǎn)在內(nèi)核技術(shù)上受制于人的局面，這是每一個IC 精英義不容辭的責(zé)任，同時也是產(chǎn)業(yè)調(diào)研的最大目的。我國在 2022 年底前,共有 3 條 8 英寸生產(chǎn)線,6 條 6 英寸線,6 條 5 英寸線,10 條 4 英寸線。正在籌建的有 1 條12 英寸線,8 條 8 英寸線,6 條 6 英寸線,1 條 5 英寸線。目前我國 IC 芯片制造企業(yè)有 49 家,其中綜合制造企業(yè) 40 家,委托加工 6 家,相對集中在長江三角洲地區(qū)、京津地區(qū)和珠江三角洲地區(qū)。進入 12 英寸時代,中國不僅能成為 IC 產(chǎn)業(yè)的新興地區(qū),更能成為世界 IC 強國,趕超英特爾僅僅是個時間問題。在模擬設(shè)計中，無論是 CMOS 還是雙極型電路，主要目標(biāo)是優(yōu)化電路的性能、匹配程度、速度和各種功能方面的問題。在介紹具體器件工藝之前介紹一下半導(dǎo)體制造的具體工藝。在此之后，晶圓表面會留下帶有微圖形結(jié)構(gòu)的薄膜。一般的光刻工藝要經(jīng)歷硅片表面清洗烘干、涂底、旋涂光刻膠、軟烘、對準(zhǔn)曝光、后烘、顯影、硬烘、刻蝕、檢測等工序。旋轉(zhuǎn)涂膠（Spinon PR Coating） [1] 利用旋轉(zhuǎn)法，使硅片表面形成一層厚度均勻，附著性強并且無缺陷的光刻膠薄膜。曝光（Exposure） [1] 在曝光過程中，光刻膠中的感光劑發(fā)生光化學(xué)反映，正性膠產(chǎn)生光致分解，負(fù)膠產(chǎn)生光致聚合，利用感光與為感光的光刻膠對顯影液的不同溶解度，就可以進行掩模圖形的轉(zhuǎn)移。顯影（Development） [1]正膠的曝光區(qū)和負(fù)膠的非曝光區(qū)的光刻膠在顯影液中溶解， 而正膠的非曝光區(qū)和負(fù)膠的曝光區(qū)的光刻膠不會在顯影液中溶解，這樣曝光后在光刻膠上形成的潛在圖形，顯影后邊顯現(xiàn)出來，光刻膠上就形成了掩模的三維圖形。主要作用是除去光刻膠中剩余的溶劑，增強光刻膠對硅片表面的附著力。下埋層的某些部分經(jīng)過與刻蝕劑發(fā)生化學(xué)反映被去除，而其余部分由于掩模層的保護沒有接觸刻蝕劑而得以保留。 摻雜集成電路制造工藝中的摻雜是指將一定數(shù)量的某些雜質(zhì)摻入到半導(dǎo)體襯底中，以改變電學(xué)性能，并使參入雜質(zhì)的數(shù)量、分布形式和深度等都滿足要求。 淀積集成電路制造中，除了利用硅氧化產(chǎn)生二氧化硅外，硅表面的其它薄膜都是通過淀積形成的。下面介紹一下本設(shè)計中所用的器件的具體工藝。CMOS 集成電路具有功耗低，抗干擾能力強，集成度高等眾多優(yōu)點。CMOS 電路中既包含 NMOS 晶體管又包好 PMOS 晶體管，NMOS 晶體管是做在P 型硅襯底上的，而 NMOS 是做在 N 型襯底上的，要將兩種晶體管都做在同一硅襯底上，就需要在襯底上做一塊反型區(qū)域，該區(qū)域稱為阱，根據(jù)阱的不同，CMOS 工藝分為 P 阱 CMOS 工藝，N 阱 CMOS 工藝，雙阱 CMOS 工藝。N 阱 CMOS 工藝采用輕摻雜 P 型硅晶圓片作為襯底，在襯底上做出 N 阱，用于制作 PMOS 晶體管，而在 P 型硅襯底上制作 NMOS 晶體管。在 P 型硅襯底上制作 N 阱。第二版：薄氧化區(qū)版（即有源區(qū)版） 。第三版：多晶光刻掩膜。即首先在新生長的柵氧化層上用化學(xué)氣相淀積法淀積多晶硅，然后用干法刻蝕出所需的多晶硅。制作 PMOS 晶體管的源、柵、漏以及 NMOS 晶體管的襯底歐姆接觸（該襯底接觸是 P 型的，用于給 NMOS 晶體管的襯底接相應(yīng)電位，通常是低電平） 。第五版：N＋摻雜區(qū)掩膜。由于只有有源區(qū)域是薄氧化層，因此利用硅柵自對準(zhǔn)即完成 NMOS 晶體管的源、柵、漏以及 PMOS 晶體管的襯底歐姆接觸（即 N 阱的歐姆接觸，通常接高電平） ，然后生長氧化層?？坛?PMOS 晶體管、NMOS 晶體管的源、漏、柵，以及襯底接觸的引線孔，然后淀積一層金屬膜。在金屬膜上刻出所需的元器件電極引出和金屬互連。首先淀積一層鈍化膜（如 Si3N4 或磷硅玻璃等） ，避免雜質(zhì)侵入或損傷。圖 N 溝道 MOSFET 的截面圖 PNP 工藝IC 上的 PNP 管有縱向和橫向兩種：縱向 PNP 管也稱襯底管，由于結(jié)構(gòu)的關(guān)系，內(nèi)部的載流子沿著縱向運動。因此，縱向 PNP 管的 β 很大。缺點是隔離槽只能接在電路中的電位最低處，使用局限性較大。這樣，電流放大系數(shù) β 就很低，有的僅為 35。本設(shè)計中采用的是橫向 PNP 管，如下圖：圖 橫向 PNP 管俯視圖 POLY 電阻工藝Poly 電阻是 CMOS 或者 BICMOS 中特有的電阻類型，輕摻雜 Poly 電阻方塊電阻數(shù)在幾百到幾千之間,重?fù)诫s電阻電阻數(shù)在 25—50 之間。而不用其他 N 或 P 型層次。在晶體表面，晶格方向比較雜亂一點，所以電阻也比晶格比較整齊的內(nèi)部要大，如果 Poly 電阻比較細(xì)的時候， Poly 電阻。例如一些方塊電阻數(shù)在 2022 左右的 poly 電阻，溫度系數(shù)會為負(fù)。大概在方塊電阻數(shù)為 200 左右的地方。不過我們要盡量將溫度系數(shù)控制在 250ppm/攝氏度。所以一般 Poly 電阻都是由電阻頭和電阻身體部分組成。Poly 電阻最好畫在場氧上，這樣可以減小襯底和它之間的電容，同時可以減小其他因素造成的電阻偏差。這樣可以增加 poly 電阻下面的氧化層。Poly 電阻不能適應(yīng)瞬態(tài)電流變化，因為 poly 電阻下面是厚氧化層，導(dǎo)熱效果很差，并且 poly 電阻在一定溫度下，晶格會產(chǎn)生變化，從而導(dǎo)致電阻系數(shù)變化很大。不是所有 bicmos 工藝可以提供合適的電阻，因為 poly 做柵極的時候會通過重?fù)诫s導(dǎo)致 poly 電阻系數(shù)很低，如果沒有特殊的層次進行分辨，那么 poly 層就會因為電阻系數(shù)太低而不適合做電阻?；蛘咄ㄟ^一些層次將需要重?fù)诫s和silicided 的地方與不需要的地方區(qū)分開。所以通常情況下，大家都會選擇 poly 電阻。Cadence 公司的電子設(shè)計自動化（Electronic Design Automation）產(chǎn)品涵蓋了電子設(shè)計的整個流程，包括系統(tǒng)級設(shè)計，功能驗證，IC 綜合及布局布線，模擬、混合信號及射頻 IC 設(shè)計，全定制集成電路設(shè)計，IC 物理驗證，PCB 設(shè)計和硬件仿真建模等。自1991 年以來，該公司已連續(xù)在國際 EDA 市場中銷售業(yè)績穩(wěn)居第一。Cadence 版圖設(shè)計工具 Virtuoso Editor 是一個包含電路設(shè)計、仿真驗證、版圖繪制、數(shù)據(jù)導(dǎo)入導(dǎo)出等多種設(shè)計工具的綜合性設(shè)計平臺。Cadence 集成了版圖驗證工具 diva，即本設(shè)計所使用的版圖驗證工具。 個人消費電子和無線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場的主導(dǎo)力量。為創(chuàng)造滿足該需求的新產(chǎn)品，IC 設(shè)計師必須掌握精確的模擬數(shù)值——電壓、電流、電荷，以及電阻與電容等參數(shù)值的持續(xù)比率。 Cadence 公司的 Virtuoso Layout Editor 提供了許多功能，方便快捷，簡便的設(shè)計項目，包括設(shè)計助理，通過共同的任務(wù)，速度高達(dá) 5 倍。 復(fù)雜的電線路由能力進一步協(xié)助連接裝置。 簡單的層次編輯器使得遍歷層次化設(shè)計，確保所有連接，并自動維持整個設(shè)計準(zhǔn)確。盡管如此，它需要進行大量的手工作業(yè)，需要一批有著極高技能的特定的工程師。為簡化設(shè)計定制 IC 的流程，并將其整合到終端產(chǎn)品中，半導(dǎo)體和系統(tǒng)公司需要精密的軟件和流程方法，以達(dá)成迅速上市和迅速量產(chǎn)的目標(biāo)。主要優(yōu)點 :? 通用數(shù)據(jù)庫上的集成產(chǎn)品，解決了跨越各工藝節(jié)點的復(fù)雜設(shè)計要求 ；? 自動化約束管理有助于維持流程內(nèi)以及廣泛分布于設(shè)計鏈內(nèi)的設(shè)計意圖。4 bandgap版圖設(shè)計流程 原理圖本設(shè)依據(jù) Bandgap 的原理圖設(shè)計版圖，下圖為原理圖。圖 Virtuoso 中的 bandgap 原理圖器件列表：PMOS：MPMPMPMPMP5 、MPMP7 、MPMPMP10；NMOS：MNMNMNMNMNMN6 、MN7 、MNNCH；PNP：PNPPNPPNPPNP4 、PNP5 ；POLYRES:RR2。Bandgap 電路