【正文】 同接口電路的匹配。另外，一般的FPGA內(nèi)部都有PLL倍頻的時(shí)鐘，這進(jìn)一步解決了電磁干擾和電磁兼容問(wèn)題[9,10]。這樣將多個(gè)傳統(tǒng)器件集成在同一芯片內(nèi)部的方法不但可以改進(jìn)電路板的規(guī)模，還可以減少PCB布線的工作。最后將設(shè)計(jì)好的，由EDA軟件生成的燒寫(xiě)文件下載到配置設(shè)備中去，進(jìn)行在線調(diào)試，如果這時(shí)的結(jié)果與要求不一致，可以立即更改設(shè)計(jì)軟件，并再次燒寫(xiě)到配置芯片中而不必改動(dòng)外接硬件電路。FPGA的開(kāi)發(fā)在功能層面上可以完全脫離硬件而在EDA軟件上做軟仿真。 FPGA設(shè)計(jì)特點(diǎn) FPGA設(shè)計(jì)的特點(diǎn)如下：（1）硬件設(shè)計(jì)軟件化這是FPGA開(kāi)發(fā)的最大優(yōu)勢(shì)。本電壓表的電路設(shè)計(jì)正是用VHDL語(yǔ)言完成的。電子設(shè)計(jì)自動(dòng)化是近幾年迅速發(fā)展起來(lái)的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)學(xué)科[7,11]。伴隨著集成電路(IC)技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化(EDA)逐漸成為重要的設(shè)計(jì)手段，己經(jīng)廣泛應(yīng)用于模擬與數(shù)子電路系統(tǒng)等許多領(lǐng)域。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能的要求，自上而下的完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直接生成器件。 隨著電子技術(shù)的發(fā)展，當(dāng)前數(shù)字電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，芯片集成度不高，系統(tǒng)連線復(fù)雜，難以小型化，尤其在產(chǎn)品需求發(fā)生變化時(shí)，不得不重新布版、調(diào)試，增加了投資風(fēng)險(xiǎn)和成本[4]。而我們的課題所涉及的電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)就是在這種時(shí)代背景下產(chǎn)生的，并影響巨大[13]。VHDL。本次所設(shè)計(jì)的電壓表的測(cè)量范圍是0～5V。 本電壓表的電路設(shè)計(jì)正是用VHDL語(yǔ)言完成的，完成電壓數(shù)據(jù)的采集、轉(zhuǎn)換、處理、顯示。它支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，支持階層設(shè)計(jì)，提供模塊設(shè)計(jì)的創(chuàng)建。沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文摘 要VHDL(即超高速集成電路硬件描述語(yǔ)言)是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的一種硬件描述語(yǔ)言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是電子設(shè)計(jì)自動(dòng)化(EDA)的關(guān)鍵技術(shù)之一。它采用一種自上而下(topdown)的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，如劃分為若干子模塊，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。VHDL設(shè)計(jì)技術(shù)對(duì)可編程專用集成電路(ASIC)的發(fā)展起著極為重要的作用。此次設(shè)計(jì)主要應(yīng)用的軟件是美國(guó)ALTERA公司自行設(shè)計(jì)的一種Quartus Ⅱ。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化；VHDL；A/D采集；數(shù)字電壓表 AbstractVHDL (., ultra high speed integrated circuit hardware description language) is with the development of programmable logic devices (PLD) and developed a kind of hardware description language, is mainly used to describe the structure of the digital system, behavior, function and interface of electronic design automation (EDA) is one of the key technologies. It uses a topdown design method, namely from the overall system requirements, from top to down gradually to refine design content, such as divided into sub modules, finally pleted the overall design of the system hardware. It supports design library and reusable ponents to generate, support the class design, module design creation. VHDL design technology of programmable applicationspecific integrated circuit (ASIC) plays a very important role in the development. The circuit of the design that use VHDL language to plete ,the voltmeter can plete collection of voltage data,conversion,treatment and this time design is primarily the applied software is Quartus Ⅱ . which is made by the United States ALTERA system’s range is 5v to +5v and precision is .Keywords: Electronic Design Automation 。A/D Acquisition digital voltage 目 錄1 緒論 1 課題背景和意義 1 FPGA設(shè)計(jì)特點(diǎn) 1 FPGA設(shè)計(jì)流程 2 硬件描述語(yǔ)言VHDL 3 VHDL的發(fā)展 3 VHDL的特點(diǎn) 4 VHDL語(yǔ)言的設(shè)計(jì)流程 5 Quartus II開(kāi)發(fā)平臺(tái)簡(jiǎn)介 5 Quartus ‖軟件介紹 5 Quartus ‖設(shè)計(jì)輸入 6 文本設(shè)計(jì)輸入方式 6 Quartus II設(shè)計(jì)仿真 82 設(shè)計(jì)任務(wù)與要求 123 設(shè)計(jì)方案 134 各器件的選擇 15 A/D轉(zhuǎn)換器ADC0809控制電路 15 ADC0809的功能介紹 15 ADC0809引腳介紹 16 ADC0809芯片的控制方法及轉(zhuǎn)換過(guò)程 16 BCD碼 18 BCD碼的介紹 18 BCD碼的運(yùn)算 19 譯碼，顯示電路 195 功能模塊 20 ADC0809（ad） 20 Dataprocess 23 Leddisplay 27 頂層模塊設(shè)計(jì) 29結(jié) 論 31致 謝 32參考文獻(xiàn) 33附錄A 英文原文 34附錄B 漢語(yǔ)翻譯 45IV 1 緒論 課題背景和意義隨著信息技術(shù)獲得了突飛猛進(jìn)的發(fā)展，信息技術(shù)滲透了我們生活的幾乎全部領(lǐng)域，改變著人類(lèi)的生存狀態(tài)和思維模式。FPGA是新型的可編程邏輯器件，與傳統(tǒng) ASIC 相比，具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn) 等優(yōu)點(diǎn)，特別適合于產(chǎn)品的樣品開(kāi)發(fā)和小批量生產(chǎn)。而采用 FPGA 進(jìn)行產(chǎn)品開(kāi)發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開(kāi)發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。推動(dòng)該潮流發(fā)展的引擎就是日趨進(jìn)步和完善的ASIC設(shè)計(jì)技術(shù)。上述設(shè)計(jì)過(guò)程除了系統(tǒng)行為和功能描述以外，其余所有的設(shè)計(jì)幾乎都可以用計(jì)算機(jī)來(lái)自動(dòng)完成，也就說(shuō)做到了電子設(shè)計(jì)自動(dòng)化（EDA）這樣做可以大大的縮短系統(tǒng)的設(shè)計(jì)周期，以適應(yīng)當(dāng)今品種多、批量小的電子市場(chǎng)的需求[5,6]。目前電子技術(shù)的發(fā)展主要體現(xiàn)在EDA領(lǐng)域,數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。其中EDA設(shè)計(jì)語(yǔ)言中的VHDL語(yǔ)言是一種快速的電路設(shè)計(jì)工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設(shè)計(jì)工作。此次設(shè)計(jì)主要應(yīng)用的軟件是美國(guó)ALTERA公司自行設(shè)計(jì)的Quartus II[8]。傳統(tǒng)硬件電路設(shè)計(jì)先要進(jìn)行功能設(shè)計(jì)，然后進(jìn)行電路板級(jí)設(shè)計(jì)并做稱電路板后進(jìn)行調(diào)試，如果電路中有什么錯(cuò)誤，整個(gè)電路板都將作廢，這是很不經(jīng)濟(jì)的。當(dāng)功能確定無(wú)誤后可以進(jìn)行硬件電路板的設(shè)計(jì)。（2）高度集成化，高工作頻率一般的FPGA內(nèi)部都集成有上百萬(wàn)的邏輯門(mén)，可以在其內(nèi)部規(guī)劃出多個(gè)與傳統(tǒng)小規(guī)模集成器件功能相當(dāng)?shù)哪K。由于各個(gè)模塊都是集成在FPGA芯片內(nèi)部，這就很大程度地解決了信號(hào)的干擾問(wèn)題，使得FPGA的工作頻率可以大幅度的提高。（3）支持多種接口 FPGA芯片可支持多種標(biāo)準(zhǔn)的接口電平，可通過(guò)EDA開(kāi)發(fā)工具來(lái)選定采用什么樣的接口標(biāo)準(zhǔn)，包括常用的TTL和差分輸入等。 FPGA設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)是利用EDA開(kāi)發(fā)軟件和編程土具對(duì)器件開(kāi)發(fā)的過(guò)程。（1）設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。（2）設(shè)計(jì)輸入設(shè)計(jì)輸入將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱為設(shè)計(jì)輸入。用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)信息，對(duì)于初步的功能檢測(cè)非常方便。（4）設(shè)計(jì)處理設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。主要有： 1) 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查2)邏輯優(yōu)化和綜合3)適配和分割4)布局和布線（5）時(shí)序仿真時(shí)序仿真又稱后仿真或延時(shí)仿真。（6）器件編程測(cè)試時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。VHDL是20世紀(jì)80年代中期，由美國(guó)國(guó)防部資助的VHSIC項(xiàng)目開(kāi)發(fā)的產(chǎn)品。1993年，IEEE 1076標(biāo)準(zhǔn)被升級(jí)、更新，新的VHDL標(biāo)準(zhǔn)為IEEE STD 1076_1993。VHDL的語(yǔ)法豐富、數(shù)據(jù)類(lèi)型繁多，是描述能力很強(qiáng)的的一種硬件描述語(yǔ)言，能在高層次上以系統(tǒng)的行為進(jìn)行描述和仿真。目前，幾乎所有的EDA廠商出品的EDA軟件都兼容這種標(biāo)準(zhǔn)。國(guó)外硬件描述語(yǔ)言種類(lèi)很多,有的從Pascal發(fā)展而來(lái),:VHDL語(yǔ)言和Verilog [12,15]。它比其他的HDL有更高層次的描述。因此，VHDL 在CPLD/FPGA 的應(yīng)用方面較為廣泛；VHDL可以用比較少的篇幅將一個(gè)復(fù)雜的問(wèn)題描述得很清楚。因此VHDL使用起來(lái)非常靈活。與其他硬件描述語(yǔ)言相比，VHDL具有以下特點(diǎn)：1） 功能強(qiáng)大：靈活性高：VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。目前，VHDL已成為一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。當(dāng)設(shè)計(jì)、仿真通過(guò)后，在指定具體的器件綜合、適配即可。可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，可以從一個(gè)綜合工具移植到另一綜合工具，也可以從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。4） 自頂向下的設(shè)計(jì)方法：自頂向下的設(shè)計(jì)方法是將要設(shè)計(jì)的電路進(jìn)行最頂層的描述，然后利用EDA軟件進(jìn)行頂層仿真，如果頂層設(shè)計(jì)的仿真以滿足要求，則可以繼續(xù)將頂層劃分的模塊進(jìn)行低一級(jí)的劃分并仿真，這樣一級(jí)一級(jí)的設(shè)計(jì)最終將完成整個(gè)電路的設(shè)計(jì)。除了VHDL自身預(yù)定的10中數(shù)據(jù)類(lèi)型外在VHDL程序設(shè)計(jì)中還可以由用戶自定義數(shù)據(jù)類(lèi)型。6） 建模方便：由于VHDL中可綜合的語(yǔ)句和用于仿真的語(yǔ)句齊備，行為描述能力強(qiáng)，因此VHDL特別適合信號(hào)建模。7） 運(yùn)行庫(kù)和程序包豐富：目前支持VHDL的程序包很豐富，大多以庫(kù)的形式存放在特定的目錄下，用戶可隨時(shí)調(diào)用。而且用戶利用VHDL編寫(xiě)的各種成果都可以以庫(kù)的形式存放，在后續(xù)的設(shè)計(jì)中可以繼續(xù)使用[13,14]。①硬件電路系統(tǒng)設(shè)計(jì)要求的定義。③VHDL語(yǔ)言程序的模擬。⑤布局布線后的設(shè)計(jì)模擬。設(shè)計(jì)人員在從事硬件電路系統(tǒng)的合計(jì)過(guò)程中，編寫(xiě)VHDL語(yǔ)言程序之前必須對(duì)硬件電路系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個(gè)非常明確的認(rèn)識(shí)才行[17]。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 Quartus ‖設(shè)計(jì)輸入Quartus II的設(shè)計(jì)過(guò)程主要由設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和器件編程4部分組成。原理圖設(shè)計(jì)輸入新項(xiàng)目建立建立設(shè)計(jì)文件文本設(shè)計(jì)輸入分析amp。設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用[16]。下面將介紹Quartus ‖。所建立的項(xiàng)目名稱要保證和設(shè)計(jì)名稱一致，以便于Quartus ‖軟件的編譯。設(shè)計(jì)項(xiàng)目名稱和頂層文件實(shí)體名可以相同，在多層次系統(tǒng)設(shè)計(jì)中，一般與設(shè)計(jì)項(xiàng)目同名的設(shè)計(jì)實(shí)體作為頂層文件。 建立新項(xiàng)目向?qū)?duì)話框 然后單機(jī)Finish按鈕，完成設(shè)計(jì)項(xiàng)目的建立。選中VHDL File，單擊OK按鈕，彈出一個(gè)無(wú)名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL文件。注意保存文件名要和實(shí)體名一致。 建立仿真波形文件對(duì)話框 新建仿真波形編輯窗口2） 創(chuàng)建輸入輸出向量創(chuàng)建輸入輸出向量操作步驟如下：依次選擇菜單命令“Edit—Insert—Insert Node or Bus”，或者在向量編輯窗口空白位置處（黑粗矩形框內(nèi)空白位置）單擊鼠標(biāo)右鍵，在右鍵下拉菜單中選擇“Insert—Insert Node or Bus”。 添加Node或Bus 對(duì)話框”Node Found”按鈕，就會(huì)彈出Node Found對(duì)話框?？梢酝ㄟ^(guò)“≥”、“”、“≤”及“”4個(gè)按鈕將Node添加到“Selected Nodes”欄中或者從“Selectede Nodes”欄中刪除，“≥”和“≤”按鈕只能對(duì)單個(gè)操作有效，“”和“”按鈕對(duì)所有Nodes有效。 仿真波形編輯窗口2 設(shè)計(jì)任務(wù)與要求 要求利用FPGA控制模塊數(shù)轉(zhuǎn)換器對(duì)外部輸入的模擬信號(hào)進(jìn)行采樣，獲取當(dāng)前電壓值，并在數(shù)碼管上顯示。ASIC完成從模擬量的輸入到數(shù)字量的輸出，是數(shù)字電壓表的心臟，這種電壓表的設(shè)計(jì)簡(jiǎn)