【正文】 將以隨機(jī)邏輯控制的方式到達(dá)發(fā)出請求的樓層。（3）對電梯開門、關(guān)門、報警等內(nèi)部信號處理分析。即在以順序邏輯控制實(shí)現(xiàn)電梯的基本控制要求的基礎(chǔ)，根據(jù)隨機(jī)的輸入信號，以及電梯的相應(yīng)狀態(tài)時的控制電梯的運(yùn)行。在電梯運(yùn)行過程中，存在一個如何處理信號優(yōu)先的問題。如果電梯沒有接收到請求信號，電梯則返回一樓待機(jī)。處于六樓時，電梯只可能接收到下降的請求信號。如果電梯沒有接收到請求信號，電梯則在一樓待機(jī)。（2）電梯處于各樓層時的運(yùn)行情況：處于一樓時，電梯只可能接收到上升的請求信號。具體來說，就是當(dāng)電梯所在樓層低于發(fā)出請求的樓層所要到達(dá)的目的樓層時，電梯必須在下一操作中作出上升運(yùn)行，這時的請求信號就是上升請求信號。電梯接收到請求信號后，都必須作預(yù)操作。因此，很難對電梯的運(yùn)行情況作出一個統(tǒng)一的分析。其中，修改邏輯設(shè)計(jì)能從根本上消除毛刺，但該方法要求使用者掌握電路的工作狀態(tài)及其轉(zhuǎn)換，有時需要多路輸出，使用起來有一定的復(fù)雜性。但在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)時，通過EDA軟件，完全可以找出毛刺產(chǎn)生的原因及產(chǎn)生的位置，并且非常準(zhǔn)確和接近實(shí)際情況。由于毛刺的存在，使的系統(tǒng)存在許多不穩(wěn)定因素，經(jīng)常會造成對脈沖上下沿敏感的電路產(chǎn)生誤動作。結(jié)構(gòu)體名； 用VHDL語言對FPGA和CPLD器件進(jìn)行開發(fā)時出現(xiàn)的毛刺問題的處理 在EDA環(huán)境中,毛刺是系統(tǒng)設(shè)計(jì)是否成功的關(guān)鍵。實(shí)體名結(jié)構(gòu)體名實(shí)體名；（3）結(jié)構(gòu)體所有能被仿真的實(shí)體都由結(jié)構(gòu)體（ARCHITECTURE）描述，即結(jié)構(gòu)體描述實(shí)體的結(jié)構(gòu)或行為，一個實(shí)體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實(shí)體功能的不同實(shí)現(xiàn)方案。實(shí)體語句類型）；TYPE語句或常量定義類型；端口信號名4：類型；端口信號名3：類型；端口信號名2：端口說明（端口信號名1：類屬說明IS[GENERIC（常數(shù)名：數(shù)據(jù)類型[：設(shè)定值]）]實(shí)體格式如下：ENTITY（2）實(shí)體實(shí)體（ENTITY）是VHDL設(shè)計(jì)中最其本的組成部分之一（另一個是結(jié)構(gòu)體），VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān)。構(gòu)造體（ARCHITECTUR）：定義實(shí)體的實(shí)現(xiàn)。程序包（PACKAGE）：聲明在設(shè)計(jì)中將用到的常數(shù)、數(shù)據(jù)類型、元件及子程序。1）要求的功能模塊劃分；2）VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）；3）代碼仿真模擬（前仿真）；4）計(jì)綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計(jì)尚未完成時），設(shè)計(jì)者就能夠?qū)φ麄€工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。（五）靈活性：VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（三）獨(dú)立性：VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。VHDL具有與具體硬件電路無關(guān)和設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。從此，VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事、等各個領(lǐng)域，都有EDA的應(yīng)用。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個過程在計(jì)算機(jī)上自動處理完成。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在QuartusII平臺上開發(fā)具有易學(xué)易懂、控制靈活方便、抗干擾能力強(qiáng)、運(yùn)行穩(wěn)定可靠等優(yōu)點(diǎn)。硬件描述語言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語言。3設(shè)計(jì)的基礎(chǔ)依據(jù)現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA技術(shù)。相信在不遠(yuǎn)的將來，我國相關(guān)的專業(yè)技術(shù)人員使用EDA技術(shù)進(jìn)行工程設(shè)計(jì)，就像現(xiàn)在使用計(jì)算器一樣，雖然大部分人不能開辦集成電路制造廠，但是卻能快速、經(jīng)濟(jì)地制造（設(shè)計(jì)）自己的專用集成電路或集成電子系統(tǒng)?；贓DA技術(shù)的VHDL語言對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。對于符合市場需求的大規(guī)模系統(tǒng)，要達(dá)到高效、高速完成，必須有多人甚至多個開發(fā)組共同并行工作才能實(shí)現(xiàn)。EDA使得設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。二總體方案的確定 EDA技術(shù)不是某一學(xué)科的分支，或某種新的技能技術(shù)，它是一們綜合性學(xué)科，融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。基于EDA技術(shù)的電梯控制器實(shí)現(xiàn)與仿真——六層電梯控制器的設(shè)計(jì)一、設(shè)計(jì)目的針對我國樓層層數(shù)的基本水平，本著“一理通，百理明”的原則，本設(shè)計(jì)希望通過簡單的六層電梯控制器的設(shè)計(jì)，為廣大電梯設(shè)計(jì)者提供一個基礎(chǔ)。針對目前中小型電梯所能實(shí)現(xiàn)的功能，本控制器虛擬實(shí)現(xiàn)以下功能：（1） 指示電梯所在樓層；（2） 電梯基本運(yùn)行；（3） 關(guān)門延時設(shè)置；（4） 提前關(guān)門設(shè)置；（5） 看門狗設(shè)置；（6） 超載報警；（7） 故障報警。VHDL具有與具體硬件電路無關(guān)和設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。正因EDA在設(shè)計(jì)控制系統(tǒng)中的這些特點(diǎn)，在電梯控制電路上采用EDA技術(shù)進(jìn)行開發(fā)，越來越受到人們的重視。對于用EDA技術(shù)完成的一個確定的設(shè)計(jì)，可以利用相應(yīng)的工具平臺進(jìn)來邏輯綜合和優(yōu)化，完成設(shè)計(jì)任務(wù)。這為電子設(shè)計(jì)的入門者提供了便捷的幫助。綜上比較，本設(shè)計(jì)采用EDA技術(shù)實(shí)現(xiàn)對電梯的控制。基于EDA技術(shù)開發(fā)的實(shí)現(xiàn)六層電梯自動控制與目前主流的利用可編程邏輯控制器實(shí)現(xiàn)電梯控制緊密相連。使用VHDL語言進(jìn)行程序設(shè)計(jì)，在QuartusII軟件上對程序進(jìn)行編譯、仿真。 EDA技術(shù)介紹EDA是電子設(shè)計(jì)自動化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動強(qiáng)度?，F(xiàn)在對EDA的概念或范疇用得很寬。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 VHDL語言介紹VHDL（Very High Speed Integrated Circuit Hardware Description Language）語言于1983年由美國國防部發(fā)起創(chuàng)建，由電工和電子工程師協(xié)會（the institute of electrical and electronics engineer）進(jìn)一步發(fā)展并在1987年作為“IEEE1076”發(fā)布。VHDL作為一個規(guī)范語言和建模語言，具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)：（一）功能強(qiáng)大：VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成。（二）可移植性：VHDL語言是一個標(biāo)準(zhǔn)語言，其設(shè)計(jì)描述可以為不同的EDA工具支持。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計(jì)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（四）可操作性：由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時可對設(shè)計(jì)進(jìn)行仿真模擬。 VHDL的設(shè)計(jì)步驟采用VHDL的系統(tǒng)設(shè)計(jì)，一般有以下6個步驟。 VHDL語言編程格式（1）一個完整的VHDL程序是以下五部分組成的：庫（LIBRARY）：儲存預(yù)先已經(jīng)寫好的程序和數(shù)據(jù)的集合。實(shí)體（ENTITY）：聲明到其他實(shí)體或其他設(shè)計(jì)的接口，即定義本定義的輸入輸出端口。電路的具體描述配置（CONFIGURATION）：一個實(shí)體可以有多個構(gòu)造體，可以通過配置來為實(shí)體選擇其中一個構(gòu)造體。實(shí)體類似于原理圖中的一個部件符號，它并不描述設(shè)計(jì)的具體功能，只是定義所需的全部輸入/輸出信號。實(shí)體名PORT模式模式模式模式實(shí)體申明并行語句END結(jié)構(gòu)體格式：ARCHITECTUREOFIS[定義語句（元件例化）；]BEGIN并行處理語句；END毛刺（競爭 — 冒險）現(xiàn)象是長期困繞電子工程師的問題之一。毛刺主要是由門電路延時及路徑延時造成的，采用傳統(tǒng)設(shè)計(jì)方法時，毛刺必須在硬件測試時才有機(jī)會發(fā)現(xiàn)。 目前常使用三種方法消除毛刺，它們分別為延時法、選通法和修改邏輯設(shè)計(jì)法。三程序設(shè)計(jì)及調(diào)試 電梯運(yùn)行規(guī)則（1）請求信號分析：電梯的請求信號分為梯內(nèi)請求和梯外請求，如果從這個角度就很難去進(jìn)行對電梯運(yùn)行可能情況的分析，因?yàn)殡娞莸倪\(yùn)行是根據(jù)梯內(nèi)和梯外的請求信號、行程信號進(jìn)行控制的，而梯內(nèi)和梯外的請求是隨機(jī)且不能以有限的規(guī)則去對其進(jìn)行說明的。出于這方面的考慮，本設(shè)計(jì)把電梯的請求信號劃分為上升請求和下降請求。使電梯進(jìn)入預(yù)上升狀態(tài)的請求信號就是上升請求信號。反之，則是下降請求信號。此時，電梯就進(jìn)入預(yù)上升狀態(tài)，準(zhǔn)備作上升運(yùn)行。處于二樓到五樓時，電梯可能出現(xiàn)三種情況：1電梯沒有接收到請求信號，電梯返回一樓待機(jī)；2電梯收到上升請求信號，進(jìn)入預(yù)上升狀態(tài)；3電梯受到下降請求信號，進(jìn)入預(yù)下降狀態(tài)。此時，電梯就進(jìn)入預(yù)下降狀態(tài)，準(zhǔn)備作下降運(yùn)行。