數(shù)字電子技術(shù)基礎(chǔ)第三版第三章答案-展示頁
2025-06-28 23:03本頁面
【正文】 111 0 0 001 0 0 101 0 1 001 0 1 111 1 0 001 1 0 111 1 1 011 1 1 11amp。解：（1）根據(jù)題意確定輸入變量為ABCD，設(shè)輸出變量F。 用與非門設(shè)計(jì)四變量的多數(shù)表決電路。=1F2B1B0（c）A0B1B0A1A0B0（3）由真值表，（b）所示。amp。 真值表輸 入輸 出A1 A0 B1 B 0F1 F20 0 0 0100 00 0 0 1110 10 0 1 0110 10 0 1 1100 00 1 0 0101 00 1 0 1110 10 1 1 0110 10 1 1 1100 01 0 0 0101 01 0 0 1111 11 0 1 0110 11 0 1 1100 01 1 0 0001 11 1 0 1011 01 1 1 0011 01 1 1 1000 1（a）A1A0B1B0F1F0A111 10000010001101110000 0100 01 11 100B1B0F1A111 10100101011010010100 0100 01 11 100B1B0A0F2（b）A0A1A0amp。解：（1）根據(jù)題意確定輸入變量為A1A0B1B 0，輸出變量為F1F2，（a）。 （2）當(dāng)變量A1A0的邏輯與非和變量B1B0的邏輯異或相等時，函數(shù)F2為高電平，否則為0。第三節(jié) 習(xí)題題解 （a）所示。DX01276543210ENA0A1A2Y0Y1Y2Y3FY5Y6Y7D01234567Y4（a）1D0BIN/OCT01276543210ENA0A1A2D0D1D2D3FD5D6D7amp。以74138譯碼器芯片為例，（a）所示。若要將并行信號變成串行信號應(yīng)采用數(shù)據(jù)選擇器。 數(shù)據(jù)選擇器和數(shù)據(jù)分配器各具有什么功能？若想將一組并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行輸出，應(yīng)采用哪種電路？答：數(shù)據(jù)選擇器根據(jù)控制信號的不同，在多個輸入信號中選擇其中一個信號輸出。在數(shù)字電路中，需要將數(shù)字量的代碼經(jīng)過譯碼，送到數(shù)字顯示器顯示。對于譯碼器每一組輸入編碼，在若干個輸出中僅有一個輸出端為有效電平，其余輸出皆處于無效電平，這類譯碼器稱為變量譯碼器。 什么叫譯碼器？有哪些常用譯碼器？各有何特點(diǎn)？答：將具有特定含義的不同的二進(jìn)制代碼辨別出來，翻譯成為對應(yīng)輸出信號的電路就是譯碼器。 要區(qū)別24個不同信號，或者說給24個輸入信號編碼，需要幾位二進(jìn)制代碼？電路有多少個輸出？如果區(qū)別64個信號有將如何？答：若要區(qū)別24個不同信號，至少要用5位二進(jìn)制代碼，因此電路有5個輸出。 編碼器的邏輯功能是什么？優(yōu)先編碼器與一般編碼器有何區(qū)別？答：編碼器可以將一組相互獨(dú)立的信號進(jìn)行編碼，形成一組相互關(guān)聯(lián)的信號，以達(dá)到減少信號個數(shù)、增強(qiáng)信號表達(dá)能力的目的。 端口模式IN和INOUT有什么不同？答：端口模式表示電路的數(shù)據(jù)流向。一個實(shí)體可以對應(yīng)多個結(jié)構(gòu)體，每個結(jié)構(gòu)體可以代表該硬件某方面的特性。 一個VHDL設(shè)計(jì)是否必須有一個結(jié)構(gòu)體？結(jié)構(gòu)體的目的是什么？一個設(shè)計(jì)可以有多個結(jié)構(gòu)體嗎？答：VHDL 設(shè)計(jì)中必須有結(jié)構(gòu)體。答：VHDL的覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言，VHDL已成為IEEE承認(rèn)的一個工業(yè)標(biāo)準(zhǔn)，是一種通用的硬件描述語言。當(dāng)門電路的兩個輸入端同時向相反的邏輯狀態(tài)轉(zhuǎn)換時，輸出不一定有干擾脈沖產(chǎn)生。 什么叫競爭冒險現(xiàn)象？當(dāng)門電路的兩個輸入端同時向相反的邏輯狀態(tài)轉(zhuǎn)換（即一個從0變成1，另一個從1變成0）時，輸出是否一定有干擾脈沖產(chǎn)生？答：競爭指的是一個門電路多個輸入信號同時跳變，或者一個信號經(jīng)過不同路徑傳到同一個門電路的輸入端導(dǎo)致信號到達(dá)時間不同的現(xiàn)象。畫出的卡諾圖，得到的與或式，從而求出F的與或非式，變換得到或非或非式。F =（b）所示。amp。FA B Damp。amp。A Bamp。A Camp。（2）將函數(shù)F化為最簡與或式，并用與非門實(shí)現(xiàn)之。 （a）所示。組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡單或者最合理的數(shù)字電路的過程。答：組合邏輯電路的分析是用邏輯函數(shù)來描述已知的電路，找出輸入、輸出間的關(guān)系，從而判斷電路功能。建議分配的分?jǐn)?shù)為6～12分。建議分配的分?jǐn)?shù)為3～6分。VHDL的應(yīng)用非常靈活，同一個電路問題可以有不同的描述方法，初學(xué)者可以先仔細(xì)閱讀已有的程序?qū)嵗?，再自行設(shè)計(jì)。同樣的設(shè)計(jì)要求，用MSI設(shè)計(jì)完成后，所得的邏輯電路不僅與所選芯片有關(guān)，而且還與設(shè)計(jì)者對芯片的理解及靈活應(yīng)用能力有關(guān)。無論輸入變量、輸出變量均有兩個狀態(tài)0、1，這兩個狀態(tài)代表的含義由設(shè)計(jì)者自己定義?？偨Y(jié)解決這一難點(diǎn)的方法如下：（1）分析設(shè)計(jì)問題的因果關(guān)系，分別確定輸入變量、輸出變量的個數(shù)及其名稱。競爭冒險現(xiàn)象的產(chǎn)生原因、判斷是否存在競爭冒險現(xiàn)象以及如何消除。無論是用SSI或MSI設(shè)計(jì)電路，關(guān)鍵是將實(shí)際的設(shè)計(jì)要求轉(zhuǎn)換為一個
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