【正文】 ,xy) LIBRARY IEEE。 37 給出1位全減器的VHDL描述；最終實(shí)現(xiàn)8位全減器。 OUT1 = NOT Q。 END IF。139。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。 END ENTITY t4_19。 ENTITY t4_19 IS PORT (CL,CLK0: IN STD_LOGIC。圖318 時(shí)序電路解： LIBRARY IEEE。 END ARCHITECTURE A_S_16。 CQ=CQI。 END IF。039。139。 大于65535,計(jì)數(shù)值清零 END IF。139。THEN 檢測(cè)是否允許計(jì)數(shù)(同步他能) IF CQI0 THEN CQI:=CQI1。 IF SUB_EN=39。 END IF。 計(jì)數(shù)大于9,輸出進(jìn)位信號(hào) ELSE COUT = 39。 IF CQI=16FFFF THEN COUT=39。)。 允許計(jì)數(shù),檢測(cè)是否小于65535 ELSE CQI:=(OTHERS = 39。139。139。計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。039。139。 ARCHITECTURE A_S_16 OF ADD_SUB_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 COUT: OUT STD_LOGIC)。 ENTITY ADD_SUB_16 IS PORT (CLK,RST,ADD_EN,SUB_EN: IN STD_LOGIC。 USE 。解：用VHDL實(shí)現(xiàn)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。END behav。 DOUT=Q。039。139。 END PROCESS。 END IF。 END IF。)。 允許計(jì)數(shù),檢測(cè)是否小于9 ELSE Q=(OTHERS=39。 THEN Q=DATA。 THEN 檢測(cè)是否允許計(jì)數(shù)或加載（同步使能） IF LOAD=39。 計(jì)數(shù)器異步復(fù)位 ELSE IF EN=39。039。039。139。 允許加載 ELSIF CLK39。039。ARCHITECTURE behav OF CNT12 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。計(jì)數(shù)值輸出 COUT : OUT STD_LOGIC)。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。LIBRARY IEEE。討論例320與例321的異同點(diǎn)。 END ARCHITECTURE case_mux31。 END CASE。 = outy = y。 WHEN 39。039。 END PROCESS。 WHEN OTHERS =NULL 。139。 = y = a2。 BEGINu1: PROCESS(s0,a1,a2,a3) BEGIN CASE s0 IS 類似于真值表的case語句 WHEN 39。 END ENTITY mux31。 ENTITY mux31 IS PORT(a1,a2,a3,s0,s1: IN STD_LOGIC。圖317 含2選1多路選擇器的模塊解：用CASE語句實(shí)現(xiàn)圖418所示的是雙2選1多路選擇器構(gòu)成的電路 LIBRARY IEEE。 33 圖317所示的是雙2選1多路選擇器構(gòu)成的電路MUXK,對(duì)于其中MUX21A,當(dāng)s=’0’和s=’1’時(shí),分別有y=‘a(chǎn)’和y=’b’。 END PROCESS。 WHEN OTHERS =NULL 。 WHEN 10 = y = c。 s1相并s0,即s1與s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS 類似于真值表的case語句 WHEN 00 = y = a。定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 BEGIN s0s1=s1amp。 END ENTITY mux41。 s1: IN STD_LOGIC。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。解2：用CASE語句實(shí)現(xiàn)4選1多路選擇器 LIBRARY IEEE。 END PROCESS。 ELSE y = d。 ELSIF s0s1 = 01 THEN y = b。s0。 ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 y: OUT STD_LOGIC)。 s0: IN STD_LOGIC。 USE 。當(dāng)s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’時(shí),分別執(zhí)行y=a、y=b、y=c、y=d。 output:OUT STD_LOGIC)。 輸出端 END buf3s 。 輸入端 enable:IN STD_LOGIC。 P34~36 22 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? P33~34，40 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P40~41 23 FPGA系列器件中的LAB有何作用? P43~45 25 解釋編程與配置這兩個(gè)概念。《EDA技術(shù)實(shí)用教程(第四版)》習(xí)題1 習(xí) 題 11 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系？FPGA在ASIC設(shè)計(jì)中有什么用途？P3~4 12 與軟件描述語言相比，VHDL有什么特點(diǎn)? P6 l3 什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? P5 14 在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? P7~10 15 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P22~14 16 敘述EDA的FPGA/CPLD設(shè)計(jì)流程，以及涉及的EDA工具及其在整個(gè)流程中的作用。 (P11~13)2 習(xí) 題 21 OLMC（輸出邏輯宏單元）有何功能?說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 P58 26 請(qǐng)參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器什歸類為FPGA，那么，APEX系列屬于什么類型PLD器件? MAX II系列又屬于什么類型的PLD器件?為什么? P54~563 習(xí) 題 31 畫出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件: ENTITY buf3s IS 實(shí)體1:三態(tài)緩沖器 PORT(input:IN STD_LOGIC。 使能端 output:OUT STD_LOGIC)。buf3sinput outputenable ENTITY mux21 IS 實(shí)體2: 2選1多路選擇器 PORT(in0, in1,sel: IN STD_LOGIC。mux21in0outputin1sel 32 圖316所示的是4選1多路選擇器,試分別用IF_THEN語句和CASE語句的表達(dá)方式寫出此電路的VHDL程序,選擇控制信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR。圖316 4選1多路選擇器解1：用IF_THEN語句實(shí)現(xiàn)4選1多路選擇器 LIBRARY IEEE。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 s1: IN STD_LOGIC。 END ENTITY mux41。定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù) BEGIN s0s1=s1amp。 s1相并s0,即s1與s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a。 ELSIF s0s1 = 10 THEN y = c。 END IF。 END ARCHITECTURE if_mux41。 USE 。 s0: IN STD_LOGIC。 y: OUT STD_LOGIC)。 ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。s0。 WHEN 01 = y = b。 WHEN 11 = y = d。 END CASE。 END ARCHITECTURE case_mux41。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路,每個(gè)進(jìn)程中用CASE語句描述一個(gè)2選1多路選擇器MUX21A。 USE 。 outy:OUT STD_LOGIC)。 ARCHITECTURE case_mux31 OF mux31 IS SIGNAL y : STD_LOGIC。039。 WHEN 39。 = y = a3。 END CASE。u2: PROCESS(s1,a1,a2,a3,y) BEGIN CASE s1 IS 類似于真值表的case語句 WHEN 39。 = outy = a1。139。 WHEN OTHERS =NULL 。 END PROCESS。 34 將例320程序的計(jì)數(shù)器改為十二進(jìn)制計(jì)數(shù)器，程序用例321的方式表述，并且將復(fù)位RST改為同步清零控制，加載信號(hào)LOAD改為異步控制方式。解：十二進(jìn)制計(jì)數(shù)器VHDL程序設(shè)計(jì)。USE 。ENTITY CNT12 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 4位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計(jì)數(shù)進(jìn)位輸出END CNT12。 BEGIN REG: PROCESS(CLK,RST,EN,LOAD,Q) BEGIN IF LOAD=39。 THEN Q=DATA。EVENT AND CLK=39。 THEN 檢測(cè)時(shí)鐘上升沿 IF RST=39。 THEN Q=(OTHERS =39。)。139。039。 允許加載 ELSE IF Q12 THEN Q=Q+1。039。 大于等于9時(shí)，計(jì)數(shù)值清零 END IF。 END IF。 END IF。 COM: PROCESS(Q) BEGIN IF Q=12 THEN COUT=39。 計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) ELSE COUT=39。 END IF。 將計(jì)數(shù)值向端口輸出 END PROCESS。 35 設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。 LIBRARY IEEE。 USE 。 CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) 。 END ENTITY ADD_SUB_16。 BEGIN IF RST = 39。 THEN CQI: