頻率計(jì)設(shè)計(jì)應(yīng)用ppt課件-展示頁(yè)
2025-05-16 12:02本頁(yè)面
【正文】 并聯(lián)擴(kuò)展項(xiàng)會(huì)產(chǎn)生延時(shí)，級(jí)數(shù)越多，延時(shí)越多。 …… …… 共享擴(kuò)展乘積項(xiàng) 復(fù)雜宏單元 ? 并聯(lián)擴(kuò)展乘積項(xiàng) 把一個(gè)宏單元的或門(mén)輸出結(jié)果直接送到下一宏單元的或門(mén)輸入端，使邏輯表達(dá)式可有 10個(gè)乘積項(xiàng)相加。 每個(gè)宏單元可返回一個(gè)乘積項(xiàng)， 1個(gè) LAB最多可有 16個(gè)共享乘積項(xiàng)。 PIA LAB LAB LAB LAB I/O 控 制塊 I/O 控 制塊 I/O 控 制塊 I/O 控 制塊 LAB輸出反饋回 PIA 4路專(zhuān)用引腳進(jìn)入 PIA I/O信號(hào)先進(jìn)入 PIA PIA選擇后送入 LAB LAB輸出至 I/O PIA信號(hào)布線到 LAB的方式 可編程連線陣列 復(fù)雜宏單元 ? 共享擴(kuò)展乘積項(xiàng) 把在多個(gè)邏輯表達(dá)式中用到的乘積項(xiàng)反饋邏輯陣列，讓多個(gè)宏單元共享。 注： 4個(gè)專(zhuān)用引腳不可少，全局時(shí)鐘 GCLK，全局清零 GCLR，輸出使能 OE1與 OE2。 ◆ 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 2. PLD的分類(lèi) 集成度 低集成度芯片 高集成度芯片 可編程邏輯器件 乘積項(xiàng)結(jié)構(gòu)器件 查找表結(jié)構(gòu)器件 編程工藝 熔絲 (Fuse)型器件 反熔絲 (Antifuse)型器件 EPROM型 EEPROM型 SRAM型 Flash型 PLD中陣列的表示方法 PLD的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入 PLD中與陣列表示 PLD中或陣列的表示 陣列線連接表示 CPLD的結(jié)構(gòu)和工作原理 MAX7000系列的單個(gè)邏輯宏單元結(jié)構(gòu) A C D B F F=CD+/A/BC+/ABD+A/BD+AB/C/D CD /A/BC /ABD A/BD AB/C/D 2. 可編程與或陣列 ——用戶決定連接點(diǎn) A C D B F F=CD+/A/BC+/ABD+A/BD+AB/C/D CD /A/BC /ABD A/BD AB/C/D —— 用 EEPROM設(shè)置選擇輸出極性 XOR 設(shè) A為 0，輸出 F 設(shè) A為 1，輸出 /F ．．． 輸出=/AF+A/F A D觸發(fā)器與 2選 1數(shù)據(jù)選擇器 ——決定組合邏輯還是時(shí)序邏輯 XOR …… D Q CLK D1 D2 Y 21MUX B=1，輸出 D1，組合電路 B=0，輸出 D2，時(shí)序電路 B ——使輸出又可作為輸入 XOR …… D Q CLK D1 D2 Y 21MUX OE OE=1，信號(hào)輸出 OE=0，高阻態(tài)，可輸入信號(hào) PIN MAX7000S 系列的宏單元結(jié)構(gòu) PRN CLRN ENA 邏輯陣列 全局 清零 共享 邏輯 擴(kuò)展項(xiàng) 清零 時(shí)鐘 清零選擇 數(shù)據(jù)選擇器 并行 擴(kuò)展項(xiàng) 通往 I/O 模塊 通往 PIA 乘積項(xiàng)選擇矩陣 來(lái)自 I/O引腳 全局 時(shí)鐘 Q D EN 來(lái)自 PIA的 36個(gè)信號(hào) 快速輸入選擇 2 邏輯宏單元 邏輯宏單元 邏輯陣列
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