dfet數(shù)位電路ppt課件-展示頁(yè)
2025-05-14 12:08本頁(yè)面
【正文】 VOH slope = ?1 slope = ?1 Vo 1. VOL：正常低電位輸出電壓，對(duì)應(yīng)輸入電壓 Vi = VOH。Chapter 10 FET數(shù)位電路 2 本章重點(diǎn)一覽 數(shù)位反相器 雜訊邊距 傳輸延遲 功率損耗 延遲 功率乘積 簡(jiǎn)單 FET反相器 天才設(shè)計(jì) —— CMOS反相器 3 本章重點(diǎn)一覽 CMOS反相器特性 電壓輸換曲線 雜訊邊距 功率損耗 傳輸延遲 延遲 功率乘積 扇出數(shù) CMOS邏輯電路 反或閘 反及閘 異或閘 4 本章重點(diǎn)一覽 傳輸閘邏輯電路 反相器的應(yīng)用 環(huán)型振盪器 反相放大器 簡(jiǎn)單比較器 結(jié)語(yǔ) 5 數(shù)位反相器 數(shù)位反相器的電路符號(hào) Vi Vo 假設(shè) VH 代表數(shù)位電路的高電位，而 VL代表低電位，則反相器的功能是將輸入信號(hào)反相： ?當(dāng) Vi = VH， Vo = VL。 ?當(dāng) Vi = VL， Vo = VH。 2. VOH：正常高電位輸出電壓，對(duì)應(yīng)輸入電壓 Vi = VOL。 4. VIH：可容許之最小高電位輸入電壓。 當(dāng) 或 ，反相電路皆能正確將輸入電壓反相。 ILi VV ? IHi VV ?IHiIL VVV ??8 數(shù)位反相器 雜訊邊距 低電位雜訊邊距 (lowlevel noise margin)： 高電位雜訊邊距 (highlevel noise margin)： 實(shí)用上 NMH 及 NML愈大，表示電路愈不容易受雜訊影響，即電路愈穩(wěn)定。 2. tPLH (lowtohigh propagation delay)： 輸入方波信號(hào)轉(zhuǎn)換電壓後，直到輸出信號(hào)由低電位 (VOL)上升至 所需的時(shí)間。 2ttt P L HP H LP??11 數(shù)位反相器 功 率損耗 靜態(tài)功率損耗 (static power consumption)： 是指輸出端穩(wěn)定地處?kù)陡唠娢换虻碗娢粫r(shí)，電路所消耗的功率。 CMOS反相器的靜態(tài)功率損耗為零，是它的一大優(yōu)點(diǎn)。因此以新的技術(shù)或設(shè)計(jì)降低 DP值才是工程師努力的方向。假如 2. 當(dāng) Vi = 0V(低電位 )時(shí)， FET處?kù)禼utoff mode， ONRR ??0RR RVVONONDDo ????0ID ?DDDDDo VRIVV ???14 簡(jiǎn)單 FET反相器 Vi Vo R VDD Vi Vo R VDD I C 當(dāng) Vi = VDD時(shí)， Vo 0V，此時(shí)電路消耗的功率為： 而當(dāng) Vi = 0V時(shí)， ID = 0，電路不消耗功率， POFF = 0。 RVP 2DDON ?R2V2PPP 2DDO F FON ??? ?15 簡(jiǎn)單 FET反相器 從功率損耗上考量，我們希望 R愈大愈好；從速度上考量，我們希望 R愈小愈好；所以 FET反相器在 實(shí)用上卻面臨功率損耗和速度兩者無(wú)法兼顧的困境。 VDD Qp
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