《dfet數(shù)位電路》ppt課件(文件)
【正文】 )，所以使用上有時不太方便。 2. 我們發(fā)覺高低電位轉(zhuǎn)換的斜率很大，而轉(zhuǎn)換曲線的中點(diǎn)約位於 。 2. 如左圖，將三個反相器串接並將第三個反相器的輸出端接回第一個反相器的輸入端，形成一個迴路。 3. 其邏輯功能為： VDD A Y B B A BABAY ????A _ A _ B _ B _ 36 傳輸閘邏輯電路 將 FET 類比開關(guān)應(yīng)用在數(shù)位邏輯上： B Y S2 S1 A A B 1. 當(dāng) B = 1， S2閉合而 S1打開，所以輸出 ，即 Y的準(zhǔn)位由輸入信號 所決定。 3. 其邏輯功能為： BAY ??34 CMOS邏輯電路 CMOS反及閘 (NAND gate) 1. 當(dāng) A = VH 且 B = VH 時， Y = VL。 所以實(shí)用上隨不同的速度要求而定， CMOS邏輯閘的扇出數(shù)仍有所限制。在外接十個邏輯閘的情況下，請計算其傳輸延遲。但是 VDD愈高則功率損耗愈大，所以功率與速度之間必須適當(dāng)取捨。 假如反相器每秒鐘平均轉(zhuǎn)換次數(shù)為 f， 則轉(zhuǎn)換平均週期為： DDVCq ??f1T?24 CMOS反相器特性 平均在 T時間內(nèi)有 q = CVDD的電荷由電源流出，故電源的平均電流為： 所以平均功率損耗為： 單位時間內(nèi)轉(zhuǎn)換次數(shù)愈頻繁，則 CMOS反相器所消耗的功率愈高。 當(dāng) Vi = VDD， Vo = 0V，由於 Qp不導(dǎo)通，同樣沒有電流由 power supply流出，故 P = 0。 當(dāng) Vi = 0V時， Qp導(dǎo)通且 Qn不導(dǎo)通， VDD經(jīng)由Qp向輸出端寄生電容 C充電。故其平均消耗功率為： 另一方面當(dāng) Vi由 VDD轉(zhuǎn)變?yōu)?0V，使得 Vo由 0V轉(zhuǎn)變?yōu)?VDD時，由於輸出端存在寄生電容 (C)， VDD經(jīng)由 R向 C充電，顯然 R愈大充電時間愈長，即Vo由 0V上升至 VDD的時間愈長，造成轉(zhuǎn)換速度變慢。 12 數(shù)位反相器 延遲－功率乘積 (delaypower product)： 這個參數(shù)讓工程師能以客觀的方式，來比較不同電路在速度及功率兩方面合併考量下的優(yōu)劣。 2 )VV( OLOH ?2 )VV( OLOH ?10 數(shù)位反相器 傳輸延遲 整體電路的傳輸延遲 (tp)則取其平均值： tp愈小代表元件的反應(yīng)速度愈快，表示單位時間內(nèi)能處理的資料量愈大。 當(dāng) 則進(jìn)入模糊區(qū)間，此時反相電路無法將輸入電壓正確反相，是實(shí)際應(yīng)用時必須避免發(fā)生的情況。 3. VIL ：可容許之最大低電位輸入電壓。Chapter 10 FET數(shù)位電路 2 本章重點(diǎn)一覽 數(shù)位反相器 雜訊邊距 傳輸延遲 功率損耗 延遲 功率乘積 簡單 FET反相器 天才設(shè)計 —— CMOS反相器 3 本章重點(diǎn)一覽 CMOS反相器特性 電壓輸換曲線 雜訊邊距 功率損耗 傳輸延遲 延遲 功率乘積 扇出數(shù) CMOS邏輯電路 反或閘 反及閘 異或閘 4 本章
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