總線數(shù)據(jù)傳輸實(shí)驗(yàn)-展示頁
2025-04-25 22:59本頁面
【正文】 _BUS低電平有效，此時(shí)將K[7..0]的數(shù)據(jù)送到總線，通過L[7..0]雙向數(shù)據(jù)端口輸出顯示總線的數(shù)據(jù)，使用的芯片是74244八位單向三態(tài)緩沖器； R3_BUS、R2_BUS、R1_BUS低電平有效，其功能是將數(shù)據(jù)要傳入的寄存器打開，若相應(yīng)的lddr為1（高電平有效），將數(shù)據(jù)傳入相應(yīng)的寄存器； 總線數(shù)據(jù)傳輸時(shí)，控制信號(hào)中只能有一個(gè)有效，寄存器的端口送至數(shù)據(jù)總線，所以每個(gè)BUS接口對(duì)應(yīng)每個(gè)R寄存器的顯示； 通過讀寫的雙重作用，實(shí)現(xiàn)R1和R2的數(shù)據(jù)交換。實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)日期：學(xué) 號(hào)：姓 名：實(shí)驗(yàn)名稱：總線數(shù)據(jù)傳輸實(shí)驗(yàn)總 分：一、 實(shí)驗(yàn)設(shè)計(jì)方案216。 實(shí)驗(yàn)框圖216。216。 方法一：vhdl代碼library ieee。entity exp_bus isport(clk:in std_logic。 k:in std_logic_vector(7 downto 0)。 l:inout std_logic_vector(7 downto 0))。architecture rtl of exp_bus issignal r1,r2,r3,bus_Reg:std_logic_vector(7 downto 0)。event and clk=39。 then if lddr(1)=39。then r1=bus_reg。139。 elsif lddr(3)=39。then r3=bus_reg。 end if。bus_reg=k when (sw_bus=39。and r1_bus=39。and r2_bus=39。and r3_bus=39。)else r1 when (sw_bus=39。and r1_bus=39。and r2_bus=39。and r3_bus=39。)else
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