總線數(shù)據(jù)傳輸實(shí)驗(yàn)-文庫(kù)吧資料
2025-04-22 22:59本頁(yè)面
【正文】 44是八位單項(xiàng)三態(tài)緩沖器，使用了兩個(gè)反相器（端口是1G和2G）和8個(gè)三態(tài)緩沖器構(gòu)成，所以低電平有效，在有效時(shí)，輸入傳至輸出，當(dāng)1G、2G為高電平即無(wú)效時(shí)，輸出端口為高阻態(tài)。 實(shí)驗(yàn)問(wèn)題Q1. 在使用bdf實(shí)驗(yàn)原理圖方法中的仿真未出現(xiàn)L~resultA1. 在對(duì)L[7..0]的定義中將bidir雙向數(shù)據(jù)端口定義為output單向數(shù)據(jù)端口216。 仿真結(jié)論波形仿真邏輯功能驗(yàn)證正確，通過(guò)總線數(shù)據(jù)傳輸?shù)脑?，用一個(gè)八位單向三態(tài)緩沖器74244和三個(gè)帶三態(tài)輸出的八位寄存器74374實(shí)現(xiàn)了數(shù)據(jù)的顯示和交換。216。 波形圖（圖）： 1 2 3 4 5 6 7 8 9 10216。216。)。)else (others=39。 or r3_bus=39。 or r2_bus=39。 or r1_bus=39。l=bus_reg when (sw_bus=39。039。039。139。139。139。139。039。139。139。139。139。039。139。139。139。139。039。 end process。 end if。139。then r2=bus_reg。 elsif lddr(2)=39。139。139。begin ldreg:process(clk,lddr,bus_reg) begin if clk39。end exp_bus。 lddr:in std_logic_vector(3 downto 1)。 sw_bus,r1_bus,r2_bus,r3_bus:in std_logic。use 。 表達(dá)式Reg3←Reg1；Reg1←Reg2；Reg2←Reg3216。 實(shí)驗(yàn)原理 SW
教學(xué)教案相關(guān)推薦
鄂ICP備17016276號(hào)-1