【正文】 選 1 多路多路選擇器看成是一個元件 mux21a，利用元件例化語句描述下圖，并將此文件放在同一目錄 E:\muxfile 中。 2．實驗原理 2選 1多路選擇器真值表 s a b y L L L L H H H L L H H H 3．主要儀器設(shè)備（實驗用的軟硬件環(huán)境） 實驗的硬件環(huán)境是： 微機一臺 GW48 EDA 實驗開發(fā)系統(tǒng) 一套 電源線一根 十芯 JTAG 口線一根 USB 下載線一根 USB 下載器一個 實驗的軟件環(huán)境是： Quartus II 軟件 4．操作方法與實驗步驟 首先利用 QuartusII 完成 2選 1多路選擇器的文本編輯輸入（ ） 和仿真測試等步驟，然后進行仿真。 福建農(nóng)林大學 金山 學院信息工程類實驗報告 系： 信息與機電工程系 專業(yè)： 電子信息工程 年級： 2020 級 姓名： 邱彬彬 學號： 100202079 實驗課程： EDA 技術(shù) 實驗室號： __田實 405 實驗設(shè)備號： 2B 實驗時間： 2020 年 4月 13 日 指導教師簽字： 成績： 實驗二 用文本輸入法設(shè)計 2 選 1 多路選擇器 1．實驗?zāi)康暮鸵? 本實驗為綜合性實驗，綜合了 簡單組合電路邏輯 、 QuartusII 的使用方法 、多層次電路設(shè)計、仿真和硬件測試 等內(nèi)容 。創(chuàng)建的波形文件的名稱必須與設(shè)計文件的名稱相同，并且它們要保存在同一個子目錄下。我基本是明白了這些操作。 （ 3）、在文件的保存的時候，錯誤的建立了多個“ HSA”文件，擴展名也出現(xiàn)了錯誤，致使項目出錯，不能編譯。以致出現(xiàn)了一些不必要的錯誤。仿真波形如下圖 : 半加器波形圖 （ 10）選擇 File→ Creat/Update→ Creat symbol Files for current files，接受對話框內(nèi)默認的名稱 ，確認后，系統(tǒng)生成元件，并保存在上一步設(shè)置的 文件中。 （ 9）選擇 Processing→ Start Simulation 命令。 （ 8）選擇 File→ Save 命令，接受默認名稱 ，確定，存盤。按住 Ctrl鍵，同時向下滾動鼠標滑輪，使窗口比例合適，拖動選擇節(jié)點 a 的一段波形，使其被選中，然后單擊左側(cè)工具欄的按鈕，使選中的一段波形狀態(tài)變?yōu)?1。將所有節(jié)點都添加到 Selected Nodes 列表中，確定，關(guān)閉對話框。 （ 6）在 的波形文件左 側(cè)單擊右鍵，選擇 Insert→ Insert Node or Bus（或直接雙擊界面）打開后再選擇 Node Finder 按鈕，打開。 （ 5）在主菜單中選擇 File→ New 命令，打開 New 對話框。 （ 4）、在主菜單中選擇 Processing→ Start Compilation 命令，系統(tǒng)對設(shè)計進行編譯，同時打開 Compilation Report Flow Summary 窗體， Status 視圖顯示編譯進程。 （ 1）、打開 QUARTUSII 軟件，選擇 Filenew project wizard?新建一個設(shè)計實體名為 has 的項目文件； （ 2）、新建文件，在 ，并連接。 5．實驗內(nèi)容及實驗數(shù)據(jù)記錄 安裝 QUARTUSII 軟件； 因為實驗時我的機器了已經(jīng)有 QUARTUSII 軟件，所以我并沒有進行安裝 軟件的操作。 利用 Quartus II 軟件 實現(xiàn)引腳鎖定和編譯文件下載。 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， 包括模塊化的編譯器， 能滿足各種特定設(shè)計的需要，同時也支持第三方的仿真工具 。 福建農(nóng)林大學 金山 學院 信息工程類 實驗報告 課程名稱： EDA技術(shù) 姓 名： 邱彬彬 系： 信息與機電工程系 專 業(yè)： 電子信息工程專業(yè) 年 級： 2020 級 學 號： 100202079 指導教師： 蔡劍卿 職 稱： 講師 2020 年 05 月 03 日 實驗項目列表 序號 實驗項目名稱 成績 指導教師 1 實驗一 Quartus II 軟件的使用 蔡劍卿 2 實驗二 用文本輸入法設(shè)計 2 選 1 多路選擇器 蔡劍卿 3 實驗三 用文本輸入法設(shè)計 7 段數(shù)碼顯示譯碼器 蔡劍卿 4 實驗 四 用原理圖輸入法設(shè)計 8位全加器 蔡劍卿 5 實驗 五 樂曲硬件演奏電路的設(shè)計 蔡劍卿 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 福建農(nóng)林大學 金山 學院信息工程類實驗報告 系： 信息 與機電 工程系 專業(yè)： 電子信息工程 年級： 2020級 姓名： 邱彬彬 學號： 100202079 實驗課程： EDA 技術(shù) 實驗室號： __田實 405 實驗設(shè)備號： 2B 實驗時間： 2020年 4月 13 日 指導教師簽字： 成績： 實驗 一 Quartus II 軟件的使用 1．實驗?zāi)康暮鸵? 本實驗為 驗證 性實驗，其目的是 熟悉 Quartus II 軟件 的使用， 學會 利用Quartus II 軟件 來完成整個 EDA 開發(fā)的流程 。 2．實驗原 理 利用 VHDL 完成電路設(shè)計后，必須借助 EDA 工具中的綜合器、適配器、時序仿真器和編程器等工具進行相應(yīng)的處理后，才能使此項設(shè)計在 FPGA 上完成硬件實現(xiàn)，并得到硬件測試，從而使 VHDL 設(shè)計得到最終的驗證。 3．主要儀器設(shè)備（實驗用的軟硬件環(huán)境） 實驗的硬件環(huán)境是： 微機 一臺 GW48 EDA 實驗開發(fā)系統(tǒng) 一 套 電源線一根 十芯 JTAG 口線一根 USB 下載線一根 USB 下載器一個 實驗的軟件環(huán)境是： Quartus II 軟件 4．操作方法與實驗步驟 利用 Quartus II 軟件 實現(xiàn) EDA 的基本設(shè)計流程：創(chuàng)建工程 、 編輯 文本輸入設(shè)計文件、編譯前設(shè)置、全程編譯、功能仿真 。 利用 Quartus II 軟件 實現(xiàn)原理圖輸入 設(shè)計文件的編輯和產(chǎn)生相應(yīng)的原理圖符號元件 。 設(shè)計半加器： 在進行半