【正文】 □ 綜合 ■ 設計 □ 創(chuàng)新 實驗日期： . 19 實驗二 ?？勺冇嫈?shù)器的設計 一、 實驗目的 學習設計脈沖分頻程序的設計，掌握分頻的作用。 在 QUARTUSII 軟件使用方面，還是要注意一些細節(jié)問題，如原理圖輸入與 VHDl 文本輸入保存文件時不能保存在同一個文件夾下，否則在文本文件編譯時，會提示半加器元件已存在，導致文件編譯無法通過。試驗成功。 選好加載文件后 ， 再點選 Progam/Configure， 編程模 式選取 JTAG 模式 ， 點擊 STRAT 進行文件加載 ， 直到加載進度變?yōu)? 100%， 文件成功加 載完成。則在編程器對話框中的編程硬件類型會出現(xiàn)剛才選取的編程器硬件。 圖 135 編程硬件選擇對話框 4） 在 Add Hardware 對 話 框中 ， 從 Hardware type 列 表中選擇所需要硬件類型，如果是 USB 接口 的 請參照用戶使用手冊中的 USB 電 纜 的安裝與使用，如果使用的是并口下載線則選取如圖 135 所示的 硬 件類 型，點擊 OK 按鈕，完成對硬件類型的設置。點擊 “ Hardware Setup” 按鈕，打開硬件設置口。 選擇 Tools— Programmer 菜單，打開 programmer 窗口。 ，保存，必須重新進行一次全程編譯，編譯通過后才能編程下載。 七、硬件測試 AssignmentAssignment EditorPin 窗口 ， 選擇菜單 View?Show All Known Pin Names，此時編輯器將顯示所有的輸入輸出信號 ，其中 “To”列是信號列， “Location”列是引腳列， “General Function”列顯示該引腳的通用功能。如下圖： 圖（ 2）文本輸入 ，進行綜合編譯，如果有錯誤，折回修改。 六、 VHDL 文本輸入法設計實驗步驟 ，選擇項目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號，選擇仿真工具（一般為默認），最后生 成項目。 u3 : or2a PORT MAP(a=d,b=f,c=cout)。 BEGIN u1 : h_adder PORT MAP(a=ain,b=bin,co=d,so=e)。 SIGNAL d,e,f : STD_LOGIC。 c : OUT STD_LOGIC)。 END COMPONENT。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder 調(diào)用半加器聲明語句 PORT ( a,b : IN STD_LOGIC。 cout,sum : OUT STD_LOGIC)。 1 位二進制全加器頂層設計描述 USE 。 END ARCHITECTURE one。 END ENTITY or2a。 ENTITY or2a IS PORT (a, b :IN STD_LOGIC。 LIBRARY IEEE 。 co = a AND b 。 END ENTITY h_adder。 ENTITY h_adder IS PORT (a, b : IN STD_LOGIC。 LIBRARY IEEE。 END ARCHITECTURE one。 END ENTITY or2a。 ENTITY or2a IS PORT (a, b :IN STD_LOGIC。 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 其中 ain 為被 加 數(shù)， bin 為 加 數(shù)， cin 為低位向本位的 進 位， count 為本位向高位的借位， sum為本位 和 所以， 一位全加器的表達式如下： Sum=ain⊕ bin⊕ cin count=ainbin+cinain+cinbin 3，或門 VHDL 文本 如下 LIBRARY IEEE 。 END ARCHITECTURE fh1。 ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) 。 co, so : OUT STD_LOGIC)。 半加器描述 (1)：布爾方程描述方法 USE 。而一個1 位半 加 器可由基本門電路組成。 熟悉層次設計概念； （ 2）給出此項設計的仿真波形； （ 3）參照實驗板的引腳號，選定和鎖定引腳，編程下載，進行硬件測試。 實 驗 報 告 實驗課程： EDA 技術 學生姓名： 邱 永 洪 學 號： 6100210026 專業(yè)班級： 中 興 101 班 2020 年 12 月 27 日 目 錄 實驗一 一位全加器 實驗二 ?？勺冇嫈?shù)器 實驗三 數(shù)字時鐘 實驗四 序列發(fā)生和檢測 實驗五 交通燈控制 實驗六 16*16點陣顯示 南昌大學實驗報告 學生姓名： 邱永洪 學 號： 6100210026 專業(yè)班級： 中興101 實驗類型： □ 驗證 □ 綜合 ■ 設計 □ 創(chuàng)新 實驗日期： 20 12 實驗一 一位二進制全 加 器設計實驗 一、 實驗目的 學習 Quartus II 的文本和原理圖輸入方法設計簡單組合電路以熟悉QuartusII 的使用； 熟悉設備和軟件，掌握實驗操作。 二、 實驗內(nèi)容與要求 （ 1）在利用 VHDL 編輯程序?qū)崿F(xiàn)半加器和或門， 在主層中進行應用。 三、設計思路 1 ， 一個 1 位全 加 器可以用兩個 1 位半 加 器及一個或門連接而成。半 加 器的真值表為 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 其中 a 為被 加 數(shù)， b 為 加 數(shù)， co 為本位向高位 進 位， so 為本位 和 因而可得表達式為： co=ab 而 so= ab+ab =a⊕ b 其 VHDL 文本 如下 LIBRARY IEEE。 ENTITY h_adder IS PORT (a, b : IN STD_LOGIC。 END ENTITY h_adder。 co = a AND b 。 2， 而全 加 器的真值表如下 。 或門邏輯描述 USE 。 c : OUT STD_LOGIC )。 ARCHITECTURE one OF or2a IS BEGIN c = a OR b 。 四、 VHDL 文本輸入法設計 常用的硬件描述語言（ HDL）就是 VHDL 語言，同原理圖設計方法類似，首先打開 Quartus II 建立工程文件 ,然后選擇菜單 FileNew，在 Device Design Files標簽選項框中選擇 VHDL File。 半加器描述 (1)：布爾方程描述方法 USE 。 co, so : OUT STD_LOGIC)。 ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) 。 END ARCHITECTURE fh1。 或門邏輯描述 USE 。 c : OUT STD_LOGIC )。 ARCHITECTURE one OF or2a IS BEGIN c = a OR b 。 LIBRARY IEEE。 ENTITY f_adder IS PORT(ain,bin,cin : IN STD_LOGIC。 END ENTITY f_adder。 co,so : OUT STD_LOGIC)。 COMPONENT or2a PORT (a,b : IN STD_LOGIC。 END COMPONENT。 定義 3 個信號作為內(nèi)部的連接線。例化語句 u2 : h_adder PORT MAP(a=e,b=cin,co=f,so=sum)。 END ARCHITECTURE fd1。 VHDL 文件，輸入設計語言，保存時要注意與工程文件名相同。 建立波形文件，導入結點，并設置好仿真結束時間，保存文件，進行仿真設置，然后進行波形仿真，如下圖： 圖（ 4） 六、仿真波形分析 .如下圖： 圖（ 5）波形分析 經(jīng)過分析，可知仿真結果與真值表相同 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 因此，仿真正確。對于ain 0 0 bin 0 0 cin 0 1 其他類似不在一一分析 count 0 1 sum 0 1 一個輸入輸出信號，雙擊對應的 “Location”列，在彈出的下拉列表框內(nèi)選擇需要鎖 定的 引 腳號。 ，用下載線將計算機并口和試驗箱上的 JTAG 口接起來，接通電源。 在 mode 中選中 JTAG，將 Program/Configure 下的笑 方框選中 4 在開始編程之前，必須正確設置編程硬件。 3） 點擊 Add Hardware 按鈕 ， 出現(xiàn) Add Hardware 對話框 ， 如圖 135 所示。回到編程器硬件設置窗口，點擊 Close按鈕退出設置。 5） 如果軟件已運行一個工程 ， 則在打開編程器的時候 ， 編程器窗口會自動 出現(xiàn) 這 個 工 程文 件 要 加 載到 目 標 器 件的 文 件 ， 如果 要 加 載 其它 文 件 可 以從其它 地方進行添加更改 。 八、硬件測試結果 硬件測試 :根據(jù)真值表，本次實驗中，我的 ain bin cin 分別取的是 而輸出 count sum 取的是 LED1 和 LED2,它們會根據(jù) 的不同而顯示亮滅，如輸入 000 ,由于輸出 count sum 均為低電平，因此 LED1 和 LED2 均滅，輸入 111由于輸入 count sum均為高電平，因此 LED1 和 LED2 均亮，依據(jù)全 加 器真值表依次驗證過后，結果與真值表相符合。 九、 試驗心得 通過本次實驗我基本熟悉了 QUARTUSII 的使用，分別學會了原理圖輸入法和 VHDL 文本輸入法，同時也學 會了波形仿真，波形仿真要觀察到程序所要的結果，應該正確設置仿真時間，否則無法全面顯示程序要實現(xiàn)的功能。工程名， vhdl 文件名一定要與實體名相同等 硬件測試方面，要正確添加硬件、正確設置引腳進行引腳鎖定，然后一定不要忘記重新全程編譯一遍，接下來是下載，有時由于接觸不好會下載失敗，我把實驗箱關掉電源，重新插了下連 接線，重新打開后，下載成功。 學會利用控制位 M 來控制 計數(shù)器的模值。 三、實驗 思路 要求分別實現(xiàn)模 23 和模 109 的計數(shù)，因些我分別用 GW、 SW、 BW 代表個位 ,十位和百位。 由于要求用三個數(shù)碼管顯示，由于每次只能只能選中一個數(shù)碼管顯示管，因此我