eda試卷及答案很好的eda技術(shù)復(fù)習(xí)資料-展示頁
2024-11-07 11:35本頁面
【正文】 其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器（Control）、地址計(jì)數(shù)器（addrt）、內(nèi)嵌雙口RAM（adram）。 d = (a OR b)AND(a NAND b)。END ENTITY HAD。 c : OUT STD_LOGIC。ENTITY HAD IS PORT ( a : IN STD_LOGIC。 321. 在程序中存在兩處錯(cuò)誤，試指出，并說明理由：2. 修改相應(yīng)行的程序：錯(cuò)誤1 行號(hào)： 程序改為：錯(cuò)誤2 行號(hào)： 程序改為：四、閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）LIBRARY IEEE。 30 END PROCESS。 28 WHEN 1001 = LED7S = 1101111。 26 WHEN 0111 = LED7S = 0000111。 24 WHEN 0101 = LED7S = 1101101。 22 WHEN 0011 = LED7S = 1001111。 20 WHEN 0001 = LED7S = 0000110。 15 END PROCESS。 THEN 13 TMP = A。EVENT AND CLK = 39。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE。 ______ ______。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。ENTITY bmux IS PORT ( sel : ____ STD_LOGIC。LIBRARY IEEE。 __________END bhv。 END IF。 置零 ELSE Q1 = Q1 + 1 。039。ARCHITECTURE bhv OF ______ IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。USE 。LIBRARY IEEE。A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_________占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_________。A. 可編程乘積項(xiàng)邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述___________。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。A. 軟IP B. 固IPC. 硬IP D. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。 EDA試卷一、單項(xiàng)選擇題2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→________→綜合→適配→__________→編程下載→硬件測(cè)試。A. 功能仿真 B. 時(shí)序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為__________。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過_______實(shí)現(xiàn)其邏輯功能。A. 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中________不屬于面積優(yōu)化。A. 立即完成 B. 在進(jìn)程的最后完成C. 按順序完成 D. 都不對(duì)9. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)________。A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。USE 。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。END CNT10。BEGIN PROCESS (CLK) _______ IF __________________ THEN 邊沿檢測(cè) IF Q1 10 THEN Q1 = (OTHERS = 39。)。 加1 END I
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