【正文】 、LPM、VHDL、VerilogHDL等標(biāo)準(zhǔn)。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運(yùn)行，也可以在Sun SPAC station等工作站上運(yùn)行。使用MAX+PLUSⅡ軟件，設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計(jì)輸入工具，如硬件描述語言、原理圖等進(jìn)行輸入即可，MAX+PLUSⅡ就會(huì)自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。 MAX+PLUSⅡ 開發(fā)工具概述 MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點(diǎn)。生成器件編程文件的作用是將VHDL描述經(jīng)過模擬、綜合、優(yōu)化和布局布線的結(jié)果，經(jīng)過一定的映射轉(zhuǎn)換成一個(gè)器件編程所用的數(shù)據(jù)文件格式。 ⑥ 布局布線后的程序模擬。 ⑤ 綜合、優(yōu)化和布局布線。在設(shè)計(jì)過程中，往往先采用模擬器(或稱為仿真器)對VHDL程序進(jìn)行模擬(或稱為仿真)。這種設(shè)計(jì)方法的總體思路是：首先確定頂層模塊并進(jìn)行頂層模塊的設(shè)計(jì)；然后將頂層模塊中的邏輯功能劃分為不同的功能模塊，再進(jìn)行功能模塊的詳細(xì)設(shè)計(jì)。 ③ 劃分模塊、編寫程序。 ② 具體電路功能。 （5）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 　?。?）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 VHDL語言優(yōu)勢：（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決 定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。在連接器件時(shí)，也可以采用圖形輸入方式，即在圖形輸入界面中調(diào)出先制作好的庫文件器件符號，再將每個(gè)器件符號的各個(gè)端口直接連線，從而構(gòu)成系統(tǒng)主電路。在編程時(shí)分別對控制、計(jì)數(shù)、鎖存、譯碼、動(dòng)態(tài)掃描等電路模塊進(jìn)行VHDL文本描述, 使每個(gè)電路模塊以及器件都以文本的形式出現(xiàn)，然后通過編譯、波形仿真、調(diào)試來完善每個(gè)器件的功能。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法?！　∠到y(tǒng)電路的軟件設(shè)計(jì)可采用工具軟件Maxplus II,Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級語言。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種能夠用十進(jìn)制數(shù)碼管顯示被測信號的頻率數(shù)字頻率計(jì)測頻系統(tǒng)，它不僅能測量頻率，還測量其他多種物理量，具有體積小、可靠性高、功耗低的特點(diǎn)。隨著可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具為開發(fā)平臺,利用VHDL（Very High Speed Integrated Circuit Hardware Description Language）工業(yè)標(biāo)準(zhǔn)硬件描述語言，采用自頂向下（Top to Down）和基于庫（Librarybased的設(shè)計(jì)，設(shè)計(jì)者不但可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)，而且將使系統(tǒng)大大簡化。隨著集成電路技術(shù)的發(fā)展，可以將整個(gè)系統(tǒng)集成到一個(gè)塊上，實(shí)現(xiàn)所謂的片上系（SOC）。與傳統(tǒng)的頻率計(jì)相比，數(shù)字頻率計(jì)具有精度高、測量范圍大、可靠性好等優(yōu)點(diǎn)。CPLD 3基于VHDL 的頻率計(jì)設(shè)計(jì)引 言 頻率是電子測量中一個(gè)最為基本的參量，在信號發(fā)生器以及振蕩器、各種倍頻和分頻電路的輸出信號中，都要進(jìn)行頻率的測量。VHDL。 Two is indirect measure frequency law, if the period measures frequency law, Measure frequency law directly applying to the high frequency signal39。本論文采用自上向下的設(shè)計(jì)方法，基于VHDL硬件描述語言設(shè)計(jì)了一種數(shù)字頻率計(jì)，并在Max+plusⅡ平臺上進(jìn)行了仿真。電子計(jì)數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時(shí)間內(nèi)測量被測信號的脈沖個(gè)數(shù)；二是間接測頻法，如周期測頻法。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。 本科生畢業(yè)論文（設(shè)計(jì)）題 目： 基于ＶＨＤＬ的頻率計(jì)設(shè)計(jì) 專業(yè)代碼： 作者姓名： 　　 學(xué) 號： 單 位： 物理科學(xué)與信息工程學(xué)院 指導(dǎo)教師：　　　　　　　　 目錄 引 言 11 EDA 技術(shù)發(fā)展概況 1 VHDL 軟件設(shè)計(jì)簡介 1 VHDL的開發(fā)流程 3 MAX+PLUSⅡ 開發(fā)工具概述 42設(shè)計(jì)實(shí)現(xiàn) 5 5 7 10 10 測頻時(shí)序控制電路模塊 13 15 18 20 22 253總結(jié) 274致謝 285參考文獻(xiàn) 296附錄 30本科畢業(yè)論文（設(shè)計(jì)）摘 要 隨著計(jì)算機(jī)技術(shù)超大規(guī)模集成電路EDA(Electronics Design Automation)技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今信息技術(shù)的發(fā)展。基于EDA技術(shù)和硬件描述語言的自上而下的設(shè)計(jì)技術(shù)正在承擔(dān)起越來越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。測量頻率的方法有多種，其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。 關(guān)鍵詞：EDA；VHDL；數(shù)字頻率計(jì)；CPLDAbstract With the development of puter,VHDL and EDA and the application of programmable logic devices,the traditional bottomup design method, tools and devices have been far behind the development of information technology. The topdown design method based on the EDA technology and VHDL is used to design the digital system. Be one of the most fundamental parameter in electron technology medium frequency, parameter measurement scheme, measurement result all have very close something to do with a lot of electricity and, the frequency measurement looks like being more important therefore right away. The method measuring frequency has various, among them the electronic counter measures frequency having accuracy height, usage is convenient, measurement is prompt, easy to realize measurement process automation waits for merit and, counter measures frequency having two kinds way: sure frequency law first directly ,be to measure the pulse number the signal is measured within certain sluice gate time。 this paper,a digital cymometer is designed using the topdown method based on VHDL and then simulated on Max+plusⅡplatform. Key words：EDA。Digital Frequency Count。作為用十進(jìn)制數(shù)字顯示被測信號頻率的數(shù)字頻率計(jì)，是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的電子測量儀器。傳統(tǒng)的數(shù)字頻率計(jì)是由中大規(guī)模集成電路構(gòu)成，但這類頻率計(jì)會(huì)產(chǎn)生比較大的延時(shí)，測量范圍較小，精度不高，可靠性差且電路復(fù)雜。片上系統(tǒng)的實(shí)現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的處理速度和可靠性。提高整體的性能和可靠性。 　 1 EDA 技術(shù)發(fā)展概況 VHDL 軟件設(shè)計(jì)簡介 VHDL全名Very High Speed Integrated Circuit Hardware Description Language ，VHDL語言是一種在80年代的后期出現(xiàn)用于電路設(shè)計(jì)的高級語言,最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。目前，它在中國的應(yīng)用多數(shù)是用FPGA/CPLD/EPLD的設(shè)計(jì)中。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。用該工具軟件所支持的語言硬件描述語言VHDL，以文本的方式進(jìn)行編程輸入。單個(gè)器件制作完成后，然后將它們生成庫文件，并產(chǎn)生相應(yīng)的符號，最后用語言將各個(gè)已生成庫文件的器件的各個(gè)端口連接在一起，從而形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。在上述工作的基礎(chǔ)上，在進(jìn)行波形分析，仿真調(diào)試便完成整個(gè)軟件設(shè)計(jì)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 　　（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 　?。?）對于用VHDL完成的一個(gè)確定的設(shè)計(jì),可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表?！　? VHDL的開發(fā)流程 VHDL作為一種標(biāo)準(zhǔn)化的硬件描述語言，在對硬件電路進(jìn)行描述的過程中應(yīng)該遵循一定的流程，主要包括以下幾步： ①在進(jìn)行硬件