【正文】 信號的鎖存信號，當(dāng)模擬量送至某一輸入端 (如 IN1或 IN2等 )后，由 3位地址信號選擇，而地址信號由 ALE鎖存； EOC是轉(zhuǎn)換情況狀態(tài)信號，當(dāng)啟動轉(zhuǎn)換約 100 μs后， EOC產(chǎn)生一個負脈沖，以示轉(zhuǎn)換結(jié)束；在 EOC的上升沿后，若使輸出使能信號OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的 8位數(shù)據(jù)結(jié)果輸送至數(shù)據(jù)總線。 ADC0809的精度為 8位，轉(zhuǎn)換時間約 100 μs，含鎖存控制的 8路多路開關(guān)，輸出由三態(tài)緩沖器控制，單 5 V電源供電。 Moore狀態(tài)機 本節(jié)將通過控制 ADC0809進行 AD采樣的有限狀態(tài)機的實例設(shè)計完整地介紹有限狀態(tài)機的設(shè)計過程。 Mealy型有限狀態(tài)機是指輸出與系統(tǒng)狀態(tài)和輸入均有關(guān)系的有限狀態(tài)機。 狀態(tài)機設(shè)計相關(guān)語句 狀態(tài)機結(jié)構(gòu) 圖 52 例 51狀態(tài)機的工作時序 ? 根據(jù)輸出與輸入、系統(tǒng)狀態(tài)的關(guān)系，有限狀態(tài)機又可分為 Moore型有限狀態(tài)機和 Mealy型有限狀態(tài)機。 END PROCESS。 END IF。 IF state_inputs = 11 THEN next_state = s3。 END IF。 IF state_inputs = 11 THEN next_state = s0。 END IF。 IF state_inputs = 00 THEN next_state=s1。 END IF。 IF state_inputs = 00 THEN next_state=s0。 END PROCESS。EVENT THEN current_state = next_state。139。 THEN current_state = s0。將現(xiàn)態(tài)和次態(tài)定義為新的數(shù)據(jù)類型 BEGIN REG: PROCESS (reset,clk) 主控時序進程 BEGIN IF reset = 39。 ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3)。 b_outputs : OUT INTEGER RANGE 0 TO 15 )。 ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC。 4. 輔助進程 【 例 51】 LIBRARY IEEE。在主控組合進程中， 通常使用 CASE語句或者 IF語句實現(xiàn)根據(jù)當(dāng)前狀態(tài)進行 順序語句的轉(zhuǎn)移。主控組合進程根據(jù)當(dāng)前狀態(tài)信號 cur_st的值確 定進行相應(yīng)的操作，處理有限狀態(tài)機的輸入、輸出信 號，同時確定下一個狀態(tài)，即 next_st的取值。 139。 139。主控時序進程的設(shè)計比較固定、單一和簡單。一般地，主控時序進程負責(zé)系統(tǒng)的初始和復(fù)位的狀態(tài)設(shè)置，不負責(zé)下一狀態(tài)的具體狀態(tài)取值。有限狀態(tài)機是隨外部時鐘信號以同步時序方式工作的。說明部分一般放在結(jié)構(gòu)體的 ARCHITECTURE和 BEGIN之間。 ? 采用自動狀態(tài)編碼方式的狀態(tài)說明部分的核心是用 TYPE語句定義的新的描述狀態(tài)的枚舉數(shù)據(jù)類型，其元素都用狀態(tài)機的狀態(tài)名來定義。 ... ? 狀態(tài)說明用于說明有限狀態(tài)機可能的所有狀態(tài)。 狀態(tài)機設(shè)計相關(guān)語句 狀態(tài)機結(jié)構(gòu) 1. 說明部分 ARCHITECTURE ...IS TYPE FSM_ST IS (s0， s1， s2， s3)。 用 VHDL設(shè)計的有限狀態(tài)機有多種形式：從有限狀態(tài)機的信號輸出方式上分，有 Mealy型和Moore型兩種有限狀態(tài)機；從結(jié)構(gòu)上分，有單進程有限狀態(tài)機和多進程有限狀態(tài)機；從狀態(tài)表達方式上分，有符號化有限狀態(tài)機和確定狀態(tài)編碼的有限狀態(tài)機；從編碼方式上分，有順序編碼有限狀態(tài)機、一位熱碼編碼有限狀態(tài)機或其他編碼方式的有限狀態(tài)機。 狀態(tài)機設(shè)計相關(guān)語句 狀態(tài)機的優(yōu)勢 1．狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點； 2．由于狀態(tài)機的結(jié)構(gòu)相對簡單，設(shè)計方案相對固定； 狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊； 與 VHDL的其他描述方式相比，狀態(tài)機的 VHDL表述豐富多樣、程序?qū)哟畏置?，結(jié)構(gòu)清晰，易讀易懂；在排錯、修改和模塊移植方面也有其獨到的好處； 在高速運算和控制方面，狀態(tài)機更有其巨大的優(yōu)勢。 SUBTYPE 子類型名 IS 基本數(shù)據(jù)類型 RANGE 約束范圍 。Z39。 SIGNAL s1 : my_logic 。039。U39。Z39。139。 SIGNAL present_state， next_state : m_state 。 TYPE week IS (sun， mon， tue， wed， thu， fri， sat) ?；? TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 。 (3) 利用 EDA工具對有限狀態(tài)機的功能進行仿真驗證。 應(yīng)用 VHDL設(shè)計有限狀態(tài)機的具體步驟如下： (1) 根據(jù)系統(tǒng)要求確定狀態(tài)數(shù)量、狀態(tài)轉(zhuǎn)移的條件和各狀態(tài)輸出信號的賦值，并畫出狀態(tài)轉(zhuǎn)移圖。有限狀態(tài)機系統(tǒng)是由純硬件電路構(gòu)成的，不存在 CPU運行軟件過程中許多固有的缺陷。 就可靠性而言，有限狀態(tài)機的優(yōu)勢也是十分明顯的。 CPU和有限狀態(tài)機均靠時鐘節(jié)拍驅(qū)動，由于存在指令讀取、譯碼的過程，因此常見的 CPU的一個指令周期須由多個機器周期構(gòu)成，一個機器周期又由多個時鐘節(jié)拍構(gòu)成；且每條指令只能執(zhí)行簡單操作，一個含有運算和控制的完整設(shè)計程序往往需要成百上千條指令。 ? 與采用 CPU硬件系統(tǒng)，通過編程設(shè)計邏輯系統(tǒng)的方案相比，有限狀態(tài)機的運行方式類似于 CPU，而在運行速度和工作可靠性方面都優(yōu)于 CPU。由于在 VHDL中，一個有限狀態(tài)機可以由多個進程構(gòu)成，一個結(jié)構(gòu)體中可以包含多個有限狀態(tài)機，而一個單獨的有限狀態(tài)機 (或多個并行運行的有限狀態(tài)機 )以順序方式所能完成的運算和控制方面的工作與一個 CPU的功能類似。 ? (4) 與 VHDL的其他描述方式相比，有限狀態(tài)機的VHDL表述豐富多樣，程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂，在排錯、修改和模塊移植方面也有其獨到之處。 (3) 有限狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊，這對于解決大規(guī)模邏輯電路設(shè)計中令人深感棘手的競爭冒險現(xiàn)象無疑是一個上佳的選擇。 (2) 由于有限狀態(tài)機的結(jié)構(gòu)模式相對簡單，設(shè)計方案相對固定，特別是可以定義符號化枚舉類型的狀態(tài)，這一切都為 VHDL綜合器盡可能發(fā)揮其強大的優(yōu)化功能提供了有利條件。與基于 VHDL的其他設(shè)計方案或者與使用CPU編制程序的解決方案相比，有限狀態(tài)機都有其難以超越的優(yōu)越性?？删幊踢壿嬈骷皯?yīng)用 第 5章 VHDL狀態(tài)機 用 VHDL可以設(shè)計不同表達方式和不同實用功能的有限狀態(tài)機，這些有限狀態(tài)機的 VHDL描述都具有相對固定的語句和程序表達方式，只要我們把握了這些固定的語句表達部分，就能根據(jù)實際需要寫出各種不同風(fēng)格的 VHDL有限狀態(tài)機。 有限狀態(tài)機可以描述和實現(xiàn)大部分時序邏輯系統(tǒng)。 ? (1) 有限狀態(tài)機是純硬件數(shù)字系統(tǒng)中的順序控制電路，具有純硬件電路的速度和軟件控制的靈活性。而且，性能良好的綜合器都具備許多可控或自動的專門用于優(yōu) 化有限狀態(tài)機的功能。為了消除電路中的毛刺現(xiàn)象，在有限狀態(tài)機設(shè)計中有多種設(shè)計方案可供選擇。 (5) 在高速運算和控制方面，有限狀態(tài)機更有其巨大的優(yōu)勢。因此，一個設(shè)計實體的功能便類似于一個含有并行運行的多 CPU的高性能系統(tǒng)的功能。 就運行速度而言，由有限狀態(tài)機構(gòu)成的硬件系統(tǒng)比CPU所能完成同樣功能的軟件系統(tǒng)的工作速度要高出三至四個數(shù)量級。 ? 相比之下，有限狀態(tài)機狀態(tài)變換周期只有一個時鐘周期，每個狀態(tài)之間的變換是串行方式的，但每個狀態(tài)下的過程處理可以采取并行方式，在一個時鐘節(jié)拍中完成多個操作。 CPU本身的結(jié)構(gòu)特點與執(zhí)行軟件指令的工作方式?jīng)Q定了任何 CPU都不可能獲得圓滿的容錯保障。 ? 有限狀態(tài)機的設(shè)計中能使用各種完整的容錯技術(shù)，可避免大部分錯誤，即便發(fā)生運行錯誤，由于有限狀態(tài)機運行速度上的優(yōu)勢，進入非法狀態(tài)并從中跳出，進入正常狀態(tài)所耗的時間通常只有二三個時鐘周期，約數(shù)十納秒，尚不足以對系統(tǒng)的運行構(gòu)成損害；而 CPU通過復(fù)位方式從非法運行方式中恢復(fù)過來，耗時達數(shù)十毫秒，這對于高速高可靠系統(tǒng)顯然是無法容忍的。 (2) 按照狀態(tài)轉(zhuǎn)移圖編寫有限狀態(tài)機的 VHDL設(shè)計程序。 狀態(tài)機設(shè)計相關(guān)語句 類型定義語句 TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 。 TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC 。 TYPE m_state IS ( st0， st1， st2， st3， st4， st5 ) 。 TYPE BOOLEAN IS (FALSE， TRUE) ； 狀態(tài)機設(shè)計相關(guān)語句 類型定義語句 TYPE my_logic IS ( 39。 ， 39。 ， 39。 ， 39。 ) 。 s1 = 39。 。 SUBTYPE digits IS INTEGER RANGE 0 to 9 。 高可靠性。 無論有限狀態(tài)機屬于何種類型，其結(jié)構(gòu)均可分為狀態(tài)說明、主控時序進程、主控組合進程和輔助進程幾個部分。 SIGNAL current_state, next_state: FSM_ST。根據(jù)有限狀態(tài)機狀態(tài)的編碼方式的不同，有兩種狀態(tài)說明結(jié)構(gòu)：一種是自動狀態(tài)編碼，這種編碼方式不指定編碼的具體順序和方式，只是說明編碼的個數(shù)以及名稱，由綜合器自動進行二進制編碼，這種方式的 VHDL描述比較簡潔；另一種是指定狀態(tài)編碼，由設(shè)計者分別指定各個狀態(tài)的二進制編碼，采用這種編碼方式后，可根據(jù)需要設(shè)置各個狀態(tài)的編碼，但狀態(tài)說明的描述過程比較繁瑣。用來存儲狀態(tài)編碼的狀態(tài)變量應(yīng)定義為信號，便于信息傳遞；并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。 ARCHITECTURE … IS TYPE FSM_ST IS(A1， A2)； SIGNAL cur_st， next_st：FSM_ST； 狀態(tài)機設(shè)計相關(guān)語句 狀態(tài)機結(jié)構(gòu) 2. 主控時序進程 b_outputsstate_inputsresetclkFSM: s_machineCOMnext_statecurrent_state PROCESSREGPROCESS圖 51 一般狀態(tài)機結(jié)構(gòu)框圖 ? 主控時序進程是負責(zé)有限狀態(tài)機狀態(tài)轉(zhuǎn)化的進程。主控時序進程就是保證狀態(tài)的跳變與時鐘信號同步，即保證在時鐘發(fā)生有效跳變時，有限狀態(tài)機的狀態(tài)才發(fā)生變化。當(dāng)復(fù)位信號到來時，主控時序進程將同步或異步復(fù)位狀態(tài)；當(dāng)時鐘的有效跳變到來時，時序進程只是機械地將代表次態(tài)的信號 next_st中的內(nèi)容送入到現(xiàn)態(tài)的信號 cur_st中，而信號 next_st中的內(nèi)容完全由其他的進程根據(jù)實際情況來決定。 [例 ] PROCESS (reset,clk) BEGIN IF (reset =39。 ) THEN cur_st = st1； ELSIF (clk=39。 AND clk‘event ) THEN cur_st = next_st； END IF； END PROCESS； 狀態(tài)機設(shè)計相關(guān)語句 狀態(tài)機結(jié)構(gòu) 3. 主控組合進程 主控組合進程用于實現(xiàn)有限狀態(tài)機的狀態(tài)選擇和信號 輸出。主控 組合進程的設(shè)計往往需要參考有限狀態(tài)機的轉(zhuǎn)移圖， 這類似于編寫程序流程圖一樣。 ? [例 ] PROCESS(current_state, input) BEGIN CASE cur_st IS WHEN A1 =IF (inputs=1)THEN ?output=0； next_st=A1； ELSE output=1； next_st=A2； END IF； ? WHEN A2= IF ( inputs=1)THEN output=1；