【正文】 O圖 1 位全加器邏輯原理圖 ABCOSOH _ A D D E RU1A I NB I NC I NS2ABCOSOH _ A D D E RU2S1S3ABCU3O R 2C O U TS U MF _ A D D E RA I NB I NC I NC O U TS U M2. VHDL源程序 1) 或門(mén)的邏輯描述 IEEE庫(kù)的使用說(shuō)明 LIBRARY IEEE； USE ； 實(shí)體 OR2的說(shuō)明 ENTITY OR2 IS PORT(A， B： IN STD_LOGIC； C： OUT STD_LOGIC)； END ENTITY OR2； 實(shí)體 OR2的結(jié)構(gòu)體 ART1的說(shuō)明 ARCHITECTURE ART1 OF OR2 IS BEGIN C=A OR B； END ARCHITECTURE ART1； 2) 半加器的邏輯描述 IEEE庫(kù)的使用說(shuō)明 LIBRARY IEEE； USE ； 實(shí)體 H_ADDER的說(shuō)明 ENTITY H_ADDER IS PROT(A， B： IN STD_LOGIC； CO， SO： OUT STD_LOGIC)； END ENTITY H_ADDER； 實(shí)體 H_ADDER的結(jié)構(gòu)體 ART2的說(shuō)明 ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO=(A OR B) AND (A NAND B)； CO=NOT (A NAND B)； END ARCHITECTURE ART2； 3) 全加器的邏輯描述 IEEE庫(kù)的使用說(shuō)明 LIBRARY IEEE； USE ； 實(shí)體 F_ADDER的說(shuō)明 ENTITY F_ADDER IS PORT(AIN， BIN， CIN： IN STD_LOGIC； COUT， SUM： OUT STD_LOGIC)； END ENTITY F_ADDER； 實(shí)體 F_ADDER的結(jié)構(gòu)體 ART3的說(shuō)明 ARCHITECTURE ART3 OF F_ADDER IS 元件調(diào)用聲明 COMPONENT H_ADDER PORT(A， B： IN STD_LOGIC； CO， SO： OUT STD_LOGIC)； END COMPONENT； COMPONENT OR2 PORT(A， B： IN STD_LOGIC； C： OUT STD_LOGIC)； END COMPONENT； SIGNAL D， E， F： STD_LOGIC； 元件連接說(shuō)明 BEGIN U1： H_ADDER PORT MAP(A=AIN， B=BIN， CO=D， SO=E)； U2： H_ADDER PORT MAP(A=E， B=CIN， CO=F， SO=SUM)； U3： OR2 PORT MAP(A=D， B=F， C=COUT)； END ARCHITECTURE ART3； 3. 說(shuō)明及分析 (1) 整個(gè)設(shè)計(jì)包括三個(gè)設(shè)計(jì)實(shí)體 ， 分別為 OR2 、H_ADDER和Ｆ _ADDER， 其中實(shí)體 F_ADDER為頂層實(shí)體 。在硬件上可以利用半加器構(gòu)成如圖 ，當(dāng)然還可以將一組這樣的全加器級(jí)聯(lián)起來(lái)構(gòu)成一個(gè)串行進(jìn)位的加法器。 VHDL程序基本結(jié)構(gòu) VHDL程序設(shè)計(jì)舉例 1． 設(shè)計(jì)思路 全加器可以由兩個(gè) 1位的半加器構(gòu)成 ， 而 1位半加器可以由如圖 。 (4) 為了便于程序的閱讀與調(diào)試 ， 書(shū)寫(xiě)和輸入程序時(shí) ， 使用層次縮進(jìn)格式 ， 同一層次的對(duì)齊 ， 低層次的較高層次的縮進(jìn)兩個(gè)字符 。 (3) 程序中的注釋使用雙橫線“ ”。 VHDL程序設(shè)計(jì)約定 為了便于程序的閱讀和調(diào)試 ， 對(duì) VHDL程序設(shè)計(jì)特作如下約定： (1) 語(yǔ)句結(jié)構(gòu)描述中方括號(hào) “ [ ]”內(nèi)的內(nèi)容為可選內(nèi)容 。 正因?yàn)?VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān) ， 所以 VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍 ， 其中包括各種系列的 CPLD、 FPGA及各種門(mén)陣列器件 。 (5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 。利用 EDA工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小、更高速的電路系統(tǒng)。 (4) 用 VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把 VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表 (根據(jù)不同的實(shí)現(xiàn)芯片 )。 (3) VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 就目前流行的EDA工具和 VHDL綜合器而言 ， 將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體的 FPGA和 CPLD等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題 ， 只是在綜合與優(yōu)化效率上略有差異 。應(yīng)用 VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下： (1) 與其他的硬件描述語(yǔ)言相比 ， VHDL具有更強(qiáng)的行為描述能力 。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL的語(yǔ)言形式和描述風(fēng)格與句法十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中， VHDL與 Verilog語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1993年，IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的10761993版本。 VHDL的優(yōu)點(diǎn) VHDL的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982年。 (5) 支持的 EDA工具：支持 VHDL和 Verilog的 EDA工具很多 ，但支持 ABEL的綜合器僅僅 Dataio一家 。而 Verilog語(yǔ)言和 ABEL語(yǔ)言源程序的綜合過(guò)程要稍簡(jiǎn)單，即經(jīng)過(guò) RTL級(jí) → 門(mén)電路級(jí)的轉(zhuǎn)化，易于控制電路資源。 (3) 綜合過(guò)程：任何一種語(yǔ)言源程序，最終都要轉(zhuǎn)換成門(mén)電路級(jí)才能被布線器或適配器所接受。 VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和RTL級(jí)的描述，最適于描述電路的行為； Verilog語(yǔ)言和 ABEL語(yǔ)言是一種較低級(jí)的描述語(yǔ)言，適用于 RTL級(jí)和門(mén)電路級(jí)的描述，最適于描述門(mén)級(jí)電路。 下面從使用方面將三者進(jìn)行對(duì)比 。VHDL編程基礎(chǔ) 概述 VHDL程序基本結(jié)構(gòu) VHDL語(yǔ)言要素 VHDL順序語(yǔ)句 VHDL并行語(yǔ)句 子程序 (SUBPROGRAM) 庫(kù)、程序包及其他 VHDL描述風(fēng)格 基本邏輯電路設(shè)計(jì) 狀態(tài)機(jī)的 VHDL設(shè)計(jì) 概 述 常用硬件描述語(yǔ)言簡(jiǎn)介 常用硬件描述語(yǔ)言有 VHDL、 Verilog和 ABEL語(yǔ)言 。 VHDL起源于美國(guó)國(guó)防部的 VHSIC， Verilog起源于集成電路的設(shè)計(jì) ，ABEL則來(lái)源于可編程邏輯器件的設(shè)計(jì) 。 (1) 邏輯描述層次：一般的硬件描述語(yǔ)言可以在三個(gè)層次上進(jìn)行電路描述，其層次由高到低依次可分為行為級(jí)、 RTL級(jí)和門(mén)電路級(jí)。 (2) 設(shè)計(jì)要求： VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié) ， 設(shè)計(jì)者所做的工作較少； Verilog和 ABEL語(yǔ)言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需了解電路的結(jié)構(gòu)細(xì)節(jié) ， 設(shè)計(jì)者需做大量的工作 。因此， VHDL語(yǔ)言源程序的綜合通常要經(jīng)過(guò)行為級(jí) → RTL級(jí) → 門(mén)電路級(jí)的轉(zhuǎn)化， VHDL幾乎不能直接控制門(mén)電路的生成。 (4) 對(duì)綜合器的要求： VHDL描述語(yǔ)言層次較高 ， 不易控制底層電路 ， 因而對(duì)綜合器的性能要求較高 ， Verilog和 ABEL對(duì)綜合器的性能要求較低 。 (6) 國(guó)際化程度： VHDL和 Verilog已成為 IEEE標(biāo)準(zhǔn)，而ABEL正朝國(guó)際化標(biāo)準(zhǔn)努力。 1987年底， VHDL被 IEEE ( The Institute of Electrical and Electronics Engineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體 (可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱(chēng)可視部分，即端口 )和內(nèi)部 (或稱(chēng)不可視部分 )，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 。 (2) VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)， VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有利的支持。這種方式突破了門(mén)級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。反過(guò)來(lái)，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去更新修改VHDL設(shè)計(jì)描述，使之更加完善。 設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu) ， 也不必管最終設(shè)計(jì)的目標(biāo)器件是什么 ， 而進(jìn)行獨(dú)立的設(shè)計(jì) 。 (6) 由于 VHDL具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類(lèi)屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 (2) 對(duì)于 VHDL的編譯器和綜合器來(lái)說(shuō) ， 程序文字的大小寫(xiě)是不加區(qū)分的 。在 VHDL程序的任何一行中，雙橫線“ ”后的文字都不參加編譯和綜合。 (5) 考慮到 MAX+plusII要求源程序文件的名字與實(shí)體名必須一致，因此為了使同一個(gè) VHDL源程序文件能適應(yīng)各個(gè) EDA開(kāi)發(fā)軟件上的使用要求，建議各個(gè)源程序文件的命名均與其實(shí)體名一致。 1位半加器的端口信號(hào) A 和 B分別是 2位相加的二進(jìn)制輸入信號(hào)， SO是相加和的輸出信號(hào)， CO是進(jìn)位輸出信號(hào)，左邊的門(mén)電路結(jié)構(gòu)構(gòu)成了右邊的半加器 H_ADDER。圖 ，全加器 F_ADDER內(nèi)部的功能結(jié)構(gòu)是由 3個(gè)邏輯器件構(gòu)成的，即由兩個(gè)半加器 U U2和一個(gè)或門(mén) U3連接而成。三個(gè)設(shè)計(jì)實(shí)體均包括三個(gè)組成部分：庫(kù) 、 程序包使用說(shuō)明 ， 實(shí)體說(shuō)明和結(jié)構(gòu)體說(shuō)明 。 (2) 實(shí)體 OR2定義了或門(mén) OR2的引腳信號(hào) A、 B(輸入 )和C(輸出 )， 其對(duì)應(yīng)的結(jié)構(gòu)體 ART1描述了輸入與輸出信號(hào)間的邏輯關(guān)系 ， 即將輸入信號(hào) A、 B相或后傳給輸出信號(hào)端 C， 由此實(shí)體和結(jié)構(gòu)體描述一個(gè)完整的或門(mén)元件 。由其結(jié)構(gòu)體的描述可以看到，它是由一個(gè)與非門(mén)、一個(gè)非門(mén)、一個(gè)或門(mén)和一個(gè)與門(mén)連接而成的，其邏輯關(guān)系來(lái)自于半加器真值表。 (4) 在全加器接口邏輯 VHDL描述中，根據(jù)圖 1位二進(jìn)制全加器 F_ADDER的原理圖，實(shí)體 F_ADDER定義了引腳的端口信號(hào)屬性和數(shù)據(jù)類(lèi)型。其對(duì)應(yīng)的結(jié)構(gòu)體 ART3的功能是利用COMPONENT聲明語(yǔ)句和 COMPONENT例化語(yǔ)句將上面由兩個(gè)實(shí)體 OR2和 H_ADDER描述的獨(dú)立器件，按照?qǐng)D 部邏輯原理圖中的接線方式連接起來(lái)。接下去的“ PORT MAP( )”語(yǔ)句稱(chēng)為元件例化語(yǔ)句(COMPONENT INSTANTIATION)。例化也可理解為元件映射或元件連接， MAP是映射的意思 。符號(hào)“ =”表示信號(hào)連接。從表面上看來(lái)，庫(kù)的部分僅包含一個(gè) IEEE標(biāo)準(zhǔn)庫(kù)和打開(kāi)的 。因此，庫(kù)結(jié)構(gòu)部分還應(yīng)將上面的或門(mén)和半加器的 VHDL描述包括進(jìn)去，作為工作庫(kù)中的兩個(gè)待調(diào)用的元件。 練習(xí) A、設(shè)計(jì)一個(gè) 2選 1多路通道 程序包 實(shí)體