【正文】 network [list CLOCK RESET_N]set_operating_conditions max WCIND min WCCOMset_wire_load_model name 10x10set_wire_load_mode enclosedset_clock_latency [get_clocks wclk]set_clock_latency [get_clocks rclk]set_clock_uncertainty setup hold [get_clocks wclk]set_clock_uncertainty setup hold [get_clocks rclk]useful mands report_port verbose report_clockreset_designlist_libsremove_design allremove_design designlist_fileslists all files in DC memorylist_designslist_licenseinput drivesset_driving_cell lib_cell AN2 [get_ports wdata]set_drive 0 [list RESET_N]output load set_load 5 [all_outputs]set input amp。 end always begin 100 RD_CLOCK = ~RD_CLOCK。 400 RINC = 0。 10 RRESET_N = 0。join initial fork RD_CLOCK = 0。 //IN = 839。 20 WRESET_N = 1。 WINC = 1。// assign statements (if any) FIFO i1 (// port map connection between master ports and signals/registers .EMPTY_P(EMPTY_P), .FULL_P(FULL_P), .IN(IN), .OUT(OUT), .RD_CLOCK(RD_CLOCK), .RINC(RINC), .RRESET_N(RRESET_N), .WINC(WINC), .WRESET_N(WRESET_N), .WR_CLOCK(WR_CLOCK))。wire FULL_P。reg WR_CLOCK。reg WINC。reg RINC。// test vector input registersreg [7:0] IN。`timescale 1 ns/ 1 psmodule FIFO_vlg_tst()。endendmodule在quartus II中進行編譯，語法正確無誤后在modelsim中進行仿真查看是否有滿足預(yù)設(shè)的功能和要求。 rbnext_r = rbnext。//assign rgnext = rgnext_r。assign empty = empty_r。 else empty_r = empty_val。always(posedge rclk or negedge rrst_n)begin if(!rrst_n) empty_r = 139。assign rgnext = (rbnext 1) ^ rbnext。end//assign raddr = rbin[(DEPTH1):0]。b00。 else {r2_wptr,r1_wptr} = {r1_wptr,wptr}。end//asyn read ptr always(posedge rclk or negedge rrst_n)begin if(!rrst_n) {r2_wptr,r1_wptr} = 239。b0。assign full_val = (wgnext == {~w2_rptr[DEPTH],w2_rptr[(DEPTH1):0]})。assign wbnext = !full ? (wbin + !winc) : wbin。 else {wbin,wptr} = {wbnext,wgnext}。end////generate wptr and wbinalways(posedge wclk or negedge wrst_n)begin if(!wrst_n) {wbin,wptr} = 239。b00。!empty) rdata_r = fifomem[raddr]。!full)//write enable no full fifomem[waddr] = wdata。wire full_val,empty_val。wire [(DEPTH1):0] raddr,waddr。wire [DEPTH:0] rgnext,rbnext,wgnext,wbnext。//reg [(WIDTH1):0] fifomem [0:max_count]。reg [DEPTH:0] r1_wptr。reg [DEPTH:0] w1_rptr。//reg [DEPTH:0] wptr。reg empty_r。output empty。//output full。input rclk。input wrst_n。input winc。b11。parameter DEPTH = 2。(wptr[n1]^rptr[n])分析后根據(jù)RTL設(shè)計的規(guī)則來編寫代碼如下所示：//asyn fifo`timescale 1ns/1nsmodule fifo ( wdata, full, winc, wclk, wrst_n, rdata, rinc, empty, rclk, rrst_n )。 經(jīng)上面的分析，結(jié)合格雷碼的特點，我們可以將滿標志定義如下： overflow=(wptr[n]^rptr[n1])amp。當讀指針在加1過程中與寫指針相等的時候，表示緩沖區(qū)為空，應(yīng)置空標志。為了生成空滿標志，我們采用格雷碼來編寫。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。即無論在什么進修，都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。如何正確設(shè)計此部分的邏輯，直接影響到FIFO的性能。對多個觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。①對寫地址/讀地址采用格雷碼。這個過程稱為亞穩(wěn)態(tài)（Metastability）。設(shè)計分析在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時間要求。因此，對FIFO空或滿的判斷是跨時鐘域的。對于異步FIFO而言，數(shù)據(jù)是由某一個時鐘域的控制信號寫入FIFO，而由另一個時鐘域的控制信號將數(shù)據(jù)讀出FIFO。與FIFO操作相關(guān)的有兩個指針，寫指針指向要寫的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。設(shè)計基本原理從硬件的觀點來看，就是一塊數(shù)據(jù)內(nèi)存。RTL在DC環(huán)境中進行綜合，編寫約束文件，給出最終的綜合結(jié)果，包括面積報告，網(wǎng)表及時序報告。編寫一定的測試向量，來測試覆蓋所設(shè)計的異步FIFO各項功能及指標。根據(jù)RTL設(shè)計，編寫驗證環(huán)境，即testbench，在testbench中測試異步FIFO的讀寫功能是否正確。設(shè)計數(shù)字電路異步FIFO.異步FIFO具有讀寫兩個時鐘，讀時鐘100MHz，寫時鐘50MHz。課程設(shè)計開課學(xué)期： 20132014學(xué)年第一學(xué)期 課程名稱： 集成電路綜合課程設(shè)計 學(xué) 院： 專 業(yè)： 班 級： 學(xué) 號： 姓 名： 任課教師： 2013 年 9 月 11 日 一、課程設(shè)計目的 3二、設(shè)計要求 3 3三、設(shè)計基本原理 3四、設(shè)計設(shè)計分析 4五，設(shè)計實現(xiàn)過程 5 5 5 8 9附件： 23設(shè)計目的利用verilogHDL設(shè)計數(shù)字電路異步FIFO,通過對verilogHDL的學(xué)習(xí)，掌握一些基本的知識，本次課程設(shè)計的安排旨在提升學(xué)生的動手能力，加強大家對專業(yè)理論知識的理解和實際運用，加強大家的自學(xué)能力，為大家做畢業(yè)設(shè)計做很好的鋪墊。設(shè)計要求遵循RTL設(shè)計規(guī)則，利用VerilogHDLRTL為可綜合設(shè)計，需要考慮不同時鐘領(lǐng)域的同步設(shè)計，具有空滿標志產(chǎn)生邏輯，并且根據(jù)空滿標志進行讀寫數(shù)據(jù)及讀寫使能等邏輯控制。異步FIFO寫數(shù)據(jù)由testbench產(chǎn)生。將異步FIFO約束文件中，讀寫時鐘要求見上，輸入延遲為寫時鐘周期的一半，輸出延遲為讀時鐘周期的1/3,其他約束要求根據(jù)RTL設(shè)計自己確定。它有兩個端口，一個用來寫數(shù)據(jù)，就是將數(shù)據(jù)存入FIFO；另一個用來讀數(shù)據(jù)，也就是將數(shù)據(jù)從FIFO當中取出。FIFO控制器通過外部的讀寫信號控制這兩個指針移動，并由此產(chǎn)生FIFO空信號或滿信號。也就是說，讀寫指針的變化動作是由不同的時鐘產(chǎn)生的。如何根據(jù)異步的指針信號對FIFO的滿狀態(tài)或空狀態(tài)進行正確的判斷。當一個信號被寄存器鎖存時，如果信號和時鐘之間不滿足這個要求，Q端的值是不確定的，并且 在未知的時刻會固定到高電平或低電平。圖2所示為異步時鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時 鐘。由實踐可知，同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠遠大于同步一個異步信號的概率。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。 空/滿標志的產(chǎn)生空/滿標志的產(chǎn)生FIFO的核心部分?？? 滿標志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。在讀寫地址相等或相差一個或多個地 址的時候，滿標志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。同理，空 標志的產(chǎn)生也是如此，即：空標志=(|寫地址讀地址|=預(yù)定值)AND（寫地址超前讀地址）滿標志=（|寫地址讀地址|=預(yù)定值）AND(讀地址超前寫地址)設(shè)計實現(xiàn)過程五、設(shè)計實現(xiàn)過程A、電路實現(xiàn)過程 附圖 1 由異步FIFO內(nèi)部模塊圖和接口信號（附圖1）可以知道，因為是兩個異步的時鐘，所以用鎖存器來避免產(chǎn)生亞穩(wěn)態(tài)。我們可以看出FIFO中的讀寫指針是一個循環(huán)指針，讀寫指針初始化值都為0，滿標志初始化為0，每做一次寫操作，寫指針加1，每做一次讀操作，讀指針也加1,。反之，寫指針加1過程中等于讀指針，緩沖區(qū)滿，應(yīng)置滿標志。~(wptr[n1]^rptr[n] 我們可以將空標志定義如下： underflow=~(wptr[n]^rptr[n1]amp。//parameter WIDTH = 8。parameter max_count = 239。//input [WIDTH:0] wdata。input wclk。input rinc。input rrst_n。output [WIDTH:0] rdata。//reg full_r。reg [WIDTH:0] rdata_r。 //n+1 ptrreg [DEPTH:0] rptr。reg [DEPTH:0] w2_rptr。reg [DEPTH:0] r2_wptr。reg [DEPTH:0] wbin,rbin。reg [DEPTH:0] rgnext_r,rbnext_r。//reg [(DEPTH1):0] raddr_r。/////write inalways(posedge wclk)begin if(!wincamp。end//read outalways(posedge rclk)begin if(!rincamp。end//