集成電路設(shè)計認識-展示頁
2025-01-26 03:13本頁面
【正文】 計的器件，就可以集中精力進行設(shè)計的優(yōu)化。VHDL支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述?！?支持廣泛、易于修改由于VHDL已經(jīng)成為IEEE標準所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。它具有多層次的設(shè)計描述功能，層層細化，最后可直接生成電路級描述。與其他硬件描述語言相比，VHDL具有以下特點：在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。它在80年代的后期出現(xiàn)。審定成績：序號：25自動控制原理課程設(shè)計報告 題 目：集成電路設(shè)計認識學生姓名顏平班 級0803院 別物理與電子學院專 業(yè)電子科學與技術(shù)學 號14072500125指導老師易立華設(shè)計時間。15一 硬件描述語言對集成電路設(shè)計的作用簡介VHDL語言是一種用于電路設(shè)計的高級語言。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 1應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC?！ HDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。2結(jié)構(gòu)特點將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點?！ ?語言特點 4功能強大、設(shè)計靈活VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復雜的邏輯控制。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言雖不能比擬的。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。
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