非同步電路設(shè)計(jì)-展示頁
2024-09-14 14:56本頁面
【正文】 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . f2. (3%)Design a 4phase bundleddata demultiplexer.(57) y a c kz a c kx a c ky r e qz r e qx r e qCCc t l . fc t l . tc t l a c kzxyc t l01yzx3. (5%)Design a 4phase bundleddata Merge with inputs x and y. What is the inputs assumption? Why? Assume input x is active, explain that there is a glitch in the Celement of yack.(59) (1) (2) Mutually exclusive inputs (3) 如果 input 不互斥，在 xreq active 之後， zreq 傳至下級，在下級使 zack active 之後，如果 yreq 也 active 了，則除了 xack 外， yack 也會 active， 但 input y 的 data 卻是還沒傳到下一級，電路動作發(fā)生錯誤。 COMPONENT 4phase bundled data y z x y z x yreq xreq yack zack xack yreq zreq xreq C C Merge (wait for one) 4. (4%)Draw an asymmetric Celement and design it in transistor level. Explain its application.(510) 如果能確定電路動作中， b?一定在 a?之前， 則 b?的輸入可以省略，所以可以節(jié)省一個 transistor，增快電路速度。 ADD a b c s d C C C C C C C C C C C C C C C C C C GEN KILL 8. (3%)Explain Null Convention Logic.(pp 69) 將電路動作的控制做在 gate 之中，如 上 圖 的兩個 gates，數(shù)字代表 inputs 中有多少個以上的 input 為 active 則 output 為 active，而如果所有 input 為 inactive 則output 為 inactive，其他狀況則 output 不變，所以一個 ninputs 的 NCL gate 如果數(shù)字為 1 則行為如同 OR gate，如果數(shù)字為 n 則行為如同 Celement。 (b) Input/output mode： 只要 input 與 output 的值是 stable 狀態(tài)， environment 就可以更改一個以上的 input 值，而不必在意內(nèi)部是否處於 stable 狀態(tài)。 (b) inertial delay： 較接近實(shí)際狀況的 delay，只要時(shí)間不足，訊號的短期變化會被 gate 過濾掉。 (3) SG： SG 是將各狀態(tài)進(jìn)行編碼，形成 SG 內(nèi)
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