非同步電路設(shè)計(jì)-文庫(kù)吧
2025-07-30 14:56 本頁(yè)面
【正文】 Ca . fa . tCCb . fb . tz . fz . tabza . t a . fb . fb . tCCCCz . t z . f7. (8%)Design adders without/with Generate and Kill in dualrail PLA notation and pare them in speed.(526) 左邊是沒(méi)有 Generate 與 Kill 的電路，右邊是有 Generate 與 Kill 的電路，在 ripple carry adder 中速度的瓶頸在於 carry的傳遞，現(xiàn)在如果有設(shè)計(jì) Generate與 Kill 的 adder 有機(jī)會(huì)可以在後面的 carry還沒(méi)傳遞上來(lái)時(shí)便決定自身的 carry給下一級(jí)，所以速度較快。 ADD a b c s d C C C C C C C C C C C C C C C C C C GEN KILL 8. (3%)Explain Null Convention Logic.(pp 69) 將電路動(dòng)作的控制做在 gate 之中，如 上 圖 的兩個(gè) gates，數(shù)字代表 inputs 中有多少個(gè)以上的 input 為 active 則 output 為 active，而如果所有 input 為 inactive 則output 為 inactive，其他狀況則 output 不變，所以一個(gè) ninputs 的 NCL gate 如果數(shù)字為 1 則行為如同 OR gate，如果數(shù)字為 n 則行為如同 Celement。 9. (6%)Assume a hybrid adder is an adder with bundleddata inputs and dualrail carries. Design two hybrid adder in weak indication and strong indication.(532) Sum： Carry： (1)weak indication (2) strong indication R E Q _ I NR E Q _ I Nsb bc . fc . tbbaaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . tba a abc . fbc . tbaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . ta ac . f c . taabb...aibi...a1b1c1 . td1 . tCA RRYanbncout...si...s1SU MsnCDc1 . fd1 . fci. tci. fdi. tdi. fcn . tcn . fdn . tdn . fCR EQ _O U TR EQ _I NcinSU M SU MCA RRY CA RRYDual rai lBun
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