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正文內(nèi)容

本科--基于fpga的sdram控制器的設計與實現(xiàn)-文庫吧資料

2024-12-15 08:57本頁面
  

【正文】 始化時模式內(nèi)容 字的設置 ),即可使對SDRAM 的控制符合自己的要求 [16]。 圖 5 數(shù)據(jù)路徑模塊 Fig. 5 data way module 數(shù)據(jù)路徑模塊 數(shù)據(jù)路徑 DATAIN DM DATAOU OE DQ DQM 吉林農(nóng)業(yè)大學本科畢業(yè)設計 18 該模塊受 OE 信號的控制,使數(shù)據(jù)的進出和相應的操作指令在 時序上同步。無論是數(shù)據(jù)在讀出還是寫入時,都是在 oe 有效,即 oe 為高電平時才能進行傳輸。模塊的結構圖如圖 5 所示。 并且 oe 有效的 起始時間對讀操作和寫操作時不同的: 讀操作時, oe 有效的起始時間取決于 CAS 延時 時間 ,而對于寫操作時則在寫指令開始時 oe 就是有效的。最后一個移位寄存器oe_shift 用來為數(shù)據(jù)通道生成 oe, 即數(shù)據(jù) 輸入、 輸出使能信號 [15]。 當輸入的指令為 writea 和 reada 指令, 將引發(fā)一系列指令的執(zhí)行,和其它指令相比 需要附加時間 。039。 移位操作 mand_delay(6 downto 0)= mand_delay(7 downto 1)。139。 實現(xiàn)程序為 : if (do_state=refresh or do_state=reada or do_state=writea or do_state=precharge or do_state=load_mode)then mand_delay(7 downto 0)=11111111。當 _done 為 “0”時,就說明指令的延遲 時間 已到 ,即 通過 _done 的值 ,就可以 判斷當前指令是否執(zhí)行完成。 例如, 如果命令的執(zhí)行需要 8 個 時 鐘周期的時間,則 指令延時寄存器_delay 的初值 設 為 “11111111”,同時 聲明一個 內(nèi)部信號 _done,作為 指令執(zhí)行完成的標志的 。命令生成器 不僅要把指令解碼 成可控制 SDRAM 的信號 ,同時 還要 用三個移位寄存器對命令執(zhí)行的延遲 時間進行控制。仲裁機制 實現(xiàn)方法如下: ( 1) SDRAM 在每一刻只有一個指令在執(zhí)行; ( 2) 先到的指令先執(zhí)行,即:如果刷新請求到來時,其它命令正在執(zhí)行中,要等到當前命令執(zhí)行完成后,才能執(zhí)行刷新指令; ( 3) 其它指令和刷新請求同時到來時刷新操作先執(zhí)行。 圖 3 接口控制模塊 Fig. 3 interface control module 命令生成模塊 圖 4 是 命令 生成 模塊 , 主要實現(xiàn)了對 輸入的 指令 請求 進行 仲裁 判斷 ,并將仲裁 后 要執(zhí)行的指令解碼成 SDRAM 需要的 RAS、 CAS 等 信號, 從而 實現(xiàn)對 SDRAM 的控制。例如,本例中數(shù)據(jù)手冊要求 64ms 內(nèi)至少刷新 4096 次,系統(tǒng)時鐘周期為 100MHz,則刷新周期為(64ms*100MHz)/ 4096,得出結果等于 ,所以至多 1562 個時鐘周期的時間就必須對 SDRAM 刷新一次。 吉林農(nóng)業(yè)大學本科畢業(yè)設計 15 when 111 = state=nop。 signal state : states 。 表 4 CMD 命令字 Table 4 CMD order character 命令 CMD[2: 0] 功能 000 空操作 READA 001 帶自動刷新的讀操作 WRITE 010 帶自動刷新的寫操作 REFRESH 011 刷新操作 PRECHARGE 100 預充電 LOAD MODE 101 設置工作模式 NOP 111 空操作 接口控制模塊 接口控制模塊主要實現(xiàn) 的 功能包括: 將 CMD[2:0]翻譯成接口 指令 和 對 刷新計數(shù) 器 的控制 ,如圖 2所示 。 吉林農(nóng)業(yè)大學本科畢業(yè)設計 13 圖 2 SDRAM 控制器 接口 原理圖 SDRAM controller connection schematic diagram 接口信號介紹 ( 1) 與主機 接口信號: CLK:系統(tǒng)時鐘 信號 ; RESET:系統(tǒng)復位信號; CMD[2:0]:譯碼 指令 ,如 表 3 所示 ; CMDACK:指令應答 信號 ,通知主機命令已被 SDRAM 執(zhí)行 ; ADDR:地址 線 ,根據(jù)具體情況確定位數(shù),本例中為 A22, A2 A20 代表 頁地址 BA1,BA0; A19~ A8 代表行地址; A7~ A0 代表列地址 ;DATAIN/DATAOU: 輸入、輸出 數(shù)據(jù)總線; DM:數(shù)據(jù)掩碼; SDRAM控制器 SDRAM CLK SADDR BA CS CKE RAS CAS WE DQM DQ CLK RESET CMD[2:0] ADDR DATAIN DM DATAOUT CMDACK 吉林農(nóng)業(yè)大學本科畢業(yè)設計 14 ( 2) 與 SDRAM 接口信號: SADDR: 12 位 地址線 ,在讀、寫操作時,地址線分時復用為行地址和列地址 ; BA:頁地址 , BA0, BA1; CS:片選信號; CKE:時鐘使能信號; RAS、 CAS、 WE:命令控制信號; DQM: SDRAM 數(shù)據(jù)掩碼; DQ:雙向數(shù)據(jù)線; SDRAM 控制器作為頂層模塊,由 3 個主要模塊組成:接口控制模塊、命令生成模塊、數(shù)據(jù)路徑模塊。 SDRAM 控制器方案 SDRAM 控制器 針對 SDRAM 的指令操作特點 , 為 SDRAM 提供同步命令接口和 時序邏輯控制 , 下面將以 ALTERA 公司的 Cyclone 系列 FPGA 為例, 主機系統(tǒng)時鐘為 100MHz, 使用 三星公司的 K4S641632E, 8MByte SDRAM, 介紹SDRAM 控制器 的具體設計方法 [11]。現(xiàn)在常用的 Spartan II和 Virtex系列FPGA設計實現(xiàn)的 SDRAM控制器一般都能達到 100MHz以上的工作頻率 , 能夠充分利用 SDRAM芯片的帶寬。根據(jù)不同的應用場合 , 對其性能有不同的要求 , 一般都需要支持固定或隨機長度的整片突發(fā)讀寫操作 (這也是 SDRAM的優(yōu)勢所在 )[10] 。 SDRAM控制器的作用是屏蔽掉 SDRAM嚴格的狀態(tài)機管理和刷新操作 , 以提供一個快速、簡單且使用靈活的連續(xù)存儲區(qū)接口。 對 SDRAM的控制可以由 CPU通過軟件編程來實現(xiàn) , 也可以用可編程邏輯器件來實現(xiàn) , 有些功能較強的芯片內(nèi)部自帶了 SDRAM控制器。以 HITACH I公司的 HM5264165為例 , SDRAM的工作過程 中需要考慮的事項為 : 上電時序、模式寄存器的配置、 CKE的控制、刷新操作、讀操作 READ和 READA、寫操作 WR ITE和 WR ITEA、 DESL 和 NOP、讀寫的中斷等。而且只要給出首地址就可以對一個存儲塊訪問 , 不需要系統(tǒng)產(chǎn)生和維持個別地址。然而 SDRAM的輸入信號都用系統(tǒng)時鐘的上升沿鎖存 , 使器件可以與系統(tǒng)時鐘完全同步操作。 SDRAM工作原理 表 3 模式設置值 吉林農(nóng)業(yè)大學本科畢業(yè)設計 11 Table 3 pattern establishment value A2 A1 A0 突發(fā)長度 A3=0 A3=1 0 0 0 1 1 0 0 1 2 2 0 1 0 4 4 0 1 1 8 8 1 1 1 全頁 保留 A9 突發(fā)寫模式 0 突發(fā)模式 1 單個訪問模 式 SDRAM ( SynchorousDRAM) 是一種在外部同步時 鐘控制下完成數(shù)據(jù)讀入和寫出的 DRAM。 當 CS , RAS ,WE 為 低 電 平 而 CA S為 高 電 平 時 就 是 預 充 命 令 。 需 要 說明的 是系 統(tǒng) 在讀 寫 過程中 并 不 需要 刷 新 ,它本 身 就是 電 容充 電 過程 ,數(shù) 據(jù) 并 不 會 在 這 時 丟 失 。而自 刷 新模式 無 需 系統(tǒng) 時 鐘就 能 保持 數(shù) 據(jù)不 丟 失 。 SDRAM提 供兩 種 類型 的 刷 新模 式 : 自 動 刷新 和 自刷 新 。 我 們的 系 統(tǒng) CAS設 置 值為 2CL K ,Burst長度 為 全頁 。 在讀 命 令發(fā)出后 到 第一個有效 數(shù)據(jù) 出 現(xiàn) 之 間 有 一 個間隔 ,即為 CAS反應時 間 ,CAS可 以 設置 為 2 , 3個 時 鐘 。 其 中與 激 活命 令 同時 出 現(xiàn)的 地 址位用來 選 擇要訪 問的塊和行 ,B A1/ BA0 用來選 擇 塊 , A0—A11用來 選 擇所 要 訪 問 的 行 。 為 減少 I/ O 引腳數(shù)量 , SD RA M 復用地址線 A0 A11 ,這就使得 SD RA M 的容量很大 ,而 占用相 對 較少 的 管 腳 。 模 式寄存器 的 設置值 必 須與器件 的 延遲參數(shù)以及讀 寫 操作的控 制時序 一 致 ,否則 將 導致 錯 誤或 不可靠 的 讀寫 。 模式 設 置命 令 使 用 地 址線 A0~ A9 作為模式 數(shù) 據(jù)輸入線 。 由 于 上 電 后 模 式 寄 存器 的 狀態(tài)是不 確 定的 ,所 以在 進 行 SD RA M 操 作之 前 一定 要 先設 置 模式寄存器 。 ( 2) 對所有的 塊 進 行預 充 電 ( Precharge All) ,所有的 塊 都進入空閑 ( Idle) 狀態(tài) 。 SDRAM 的 初 始化 (見圖 1) ,模式設置 (見圖 2) 操 作 過程如下 。 控 制 SD RA M 的基 本 操 作包括 : 初 始 化 、刷 新 、塊 激 活 、讀寫 訪 問 、預 充 電 等 。 SDRAM 操作終止 當 SDRAM 接收到讀、寫指令 后,開始進行順次的讀寫操作,直到達到突發(fā)長度或者突發(fā)終止 指令 BT 出現(xiàn)。 SDRAM 在進行讀寫操作時 ,必須要先進行頁激活 ACT 操作,以保證存儲單元是打開的,以便從中讀取地址或者寫入地址,關閉存儲單元通過預充電 PHC命令實現(xiàn)。 并且突發(fā)的模式可以配置為順序或者間隔型。 表 2 SDRAM 工作寄存器 Table 2 SDRAM working register 吉林農(nóng)業(yè)大學本科畢業(yè)設計 9 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Reserve Write burst mode Operating mode Latency mode Burst type Burst length SDRAM 讀、寫操作 根據(jù)實際應用的需要,發(fā)出讀、寫指令。通常 對 SDRAM 的操作 過程 如下: 表 1 SDRAM 命令 Table 1 SDRAM order 命令 縮寫 RAS CAS WE 空操作 NOP H H H 頁操作 ACT L H H 讀操作 RD H L H 寫操作 WR H L L 突發(fā)操作終止 BT H H L 預充電 PCH L H L 配置模式寄存 LMR L L L SDRAM 初始化操作 上電后至少等待 100ns, 然后至少執(zhí)行 1 條空操作;對所有頁執(zhí)行預充電操作;向各頁發(fā)出兩條刷新操作 指令 ;最后執(zhí)行 SDRAM 工作模式的設定 LMR 命令用來配置 SDRAM 工作模式寄存器, SDRAM 工作寄存器 如表 2 所示。例如一個 8MByte 的 SDRAM,被分為 4 個 bank,即 1 個 bank 為 2MByte,每個 bank 包括 12 行 8 列 [6]。 采用 FPGA 進
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