高速pcb設(shè)計(jì)指南之八-文庫(kù)吧資料
2024-07-29 10:19本頁(yè)面
【正文】 PCB 的設(shè)計(jì)呢？在開始布線之前對(duì)設(shè)計(jì)進(jìn)行認(rèn)真的分析以及對(duì)工具軟件進(jìn)行認(rèn)真的設(shè)置將使設(shè)計(jì)更加符合要求。為了解決設(shè)計(jì)上的困難，加快產(chǎn)品的上市，現(xiàn)在很多廠家傾向于采用專用 EDA 工具來實(shí)現(xiàn) PCB 的設(shè)計(jì)。如何實(shí)現(xiàn) PCB高的布通率以及縮短設(shè)計(jì)時(shí)間呢？本文介紹 PCB 規(guī)劃、布局和布線的設(shè)計(jì)技巧和要點(diǎn)。通過連接到頻譜分析儀或?qū)拵静ㄆ魃系慕鼒?chǎng)磁環(huán)路探針可以容易地測(cè)試電路板的電磁發(fā)射。一旦設(shè)計(jì)工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠商生產(chǎn)的器 件做一些測(cè)試。 總結(jié) 通過仔細(xì)考察集成電路芯片的封裝、引線結(jié)構(gòu)類型、輸出驅(qū)動(dòng)器的設(shè)計(jì)方法以及去耦電容的設(shè)計(jì)方法，可以得出有益的設(shè)計(jì)規(guī)則，在電路設(shè)計(jì)中要注意選擇和使用符合以下特征的電子元器件： *外形尺寸非常小的 SMT 或者 BGA 封裝； *芯片內(nèi)部的 PCB 是具有電源層和接地層的多層 PCB 設(shè)計(jì)； *IC 硅基芯片直接粘接在內(nèi)部的小 PCB 上 (沒有綁定線 )； *電源和地成對(duì)并列相鄰出現(xiàn) (避免電源和地出現(xiàn)在芯片的邊角位置，如 74 系列邏輯電路 )； *多個(gè)電源和地管腳成對(duì)配置； *信號(hào)返回管腳 (比如地腳 )與信號(hào)管腳之間均勻分布； *類似于時(shí)鐘這樣的關(guān)鍵信號(hào)配置專門的信號(hào)返回管腳； *采用可能的最低驅(qū)動(dòng)電壓 (Vcc)，如相對(duì)于 5V 來說可以采用，或者使用低電壓差分邏輯 (LVDS)； *在 IC 封裝內(nèi)部使用了高頻去耦電容； *在硅基芯片上或者是 IC 封轉(zhuǎn)內(nèi)部對(duì)輸入和輸出信號(hào)實(shí)施終端匹配； *輸出信號(hào)的斜率受控制。而許多 ECL、 MECL 和 PECL 器件通過在輸出晶體管線性區(qū)的高低電平之間的轉(zhuǎn)換來驅(qū)動(dòng)輸出級(jí)，通常稱之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會(huì)被削平，因而減小了高頻諧波分量的幅度。對(duì)大多數(shù)的 TTL和 CMOS 器件來說，當(dāng)它們的輸出級(jí)信號(hào)發(fā)生切換時(shí)，輸出晶體管完全導(dǎo)通，這樣就會(huì)產(chǎn)生很大的瞬間電流來驅(qū)動(dòng)傳輸線。而在實(shí)際應(yīng)用中如果沿傳輸線方向分布有多個(gè)負(fù)載，并且有非常嚴(yán)格的時(shí)序要求，這時(shí)串聯(lián)終端匹配就可能不起作用。當(dāng) IC 的輸出阻抗同傳輸線的阻抗匹配時(shí)，就可以認(rèn)為這樣的傳輸線實(shí)現(xiàn)了 “串聯(lián)終端匹配 ”。 某些 IC 廠商將終端匹配電阻放在 IC 封裝內(nèi)部，這樣除了能夠降低 EMI 和提高信號(hào)完整性，還減少了 PCB 板上的電阻數(shù)目。從減小 EMI 的角度來看，串行終端匹配效果最明顯，因?yàn)檫@種方式的終端匹配將入射波 (在傳輸線 上傳播的原始波形 )降低到了 Vcc 的一半，因而減小了驅(qū)動(dòng)傳輸線所需的瞬時(shí)吸納電流。通過實(shí)現(xiàn)網(wǎng)絡(luò)線的終端匹配可以降低或者消除信號(hào)反射。 在 IC 封裝內(nèi)部設(shè)計(jì)的電容通常數(shù)值都很小 (小于幾百皮法 )，所以系統(tǒng)設(shè)計(jì)工程師仍然需要在 PCB 板上安裝數(shù)值在 到 之間的去耦電容，然而 IC 封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是 EMI 的最主要來源。然而如果將去耦電容直接放在 IC 封裝內(nèi)的 PCB 板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計(jì)成本增加得最少，對(duì) EMI 控制和提高信號(hào)完整性的貢獻(xiàn)最大。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動(dòng)的輸出級(jí)。由于 IC 器件的上升時(shí)間越來越快，在設(shè)計(jì) PCB 板時(shí)唯一可以實(shí)施的辦法是盡可能地縮短去耦電容到 IC 輸出級(jí)之間的分布路徑。降低電源總線上電壓下降的一種可行的辦法是縮短去耦電容到 IC 輸出級(jí)之間的分布路徑。 電源系統(tǒng)的去耦也是一個(gè)值得特別關(guān)注的問 題。由此可見，在公式 V=Ldi/dt中，驅(qū)動(dòng)電流從 100mA 減少到 36mA 可以有效地降低電壓的瞬變 V，因而也就降低了 EMI。從 IC 電源管腳吸納的電流主要取決于該電壓值以及該 IC芯片輸出級(jí)驅(qū)動(dòng)的傳輸線 (PCB線和 地返回路徑 )阻抗。這種受控的信號(hào)線不僅有利于降低 EMI，同樣對(duì)于確保進(jìn)出 IC 的信號(hào)的完整性也起到重要的作用。由于 IC 封裝內(nèi)部的 PCB 通常都非常薄，四層板結(jié)構(gòu)的設(shè)計(jì)將引出兩個(gè)高電容、低電感的布線層，它特別適合于電源分配以及需要嚴(yán)格控制的進(jìn)出該封裝的輸入輸出信號(hào)。如果這是一個(gè)兩層的 PCB 板，至少要求PCB 板的一面為連續(xù)的地平面層， PCB 板的另一層是電源和信 號(hào)的布線層。當(dāng)驅(qū)動(dòng)傳輸線的器件試 圖將傳輸線下拉到邏輯低時(shí)，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導(dǎo)致電路的失效或者故障。因此設(shè)計(jì)工程師必須熟悉設(shè)計(jì)中使用的 IC芯片邏輯系列，了解它們的相關(guān)工作情況。需要注意的是，不同的 IC 工藝技術(shù)可能采用不同的信號(hào)返回電壓。 在 BGA 封裝中，一種行之有效的設(shè)計(jì)方法是在每組八個(gè)信號(hào)管腳的中心設(shè)置一個(gè)信號(hào)的返回管腳，在這種管腳排列方式下，每一個(gè)信號(hào)與信號(hào)返回路徑之間僅相差一個(gè)管腳的距離。 理想情況下，要為每一個(gè)信號(hào)管腳都分配一個(gè)相鄰的信號(hào)返回管腳 (如地管腳 )。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低 EMI。由于電感和電容值的大小都取決于信號(hào)或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。從電容和電感控制的角度來看，小型的封裝和更細(xì)的間距通常總是代表性能的提高。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的 IC芯片，而這兩種類型的表面貼裝工藝封裝的 IC 芯片都優(yōu)于過孔引線類型的封裝。而選擇這種材料將導(dǎo)致 IC 芯片整體成本的增加，因而采用這種工藝技術(shù)的芯片并不常見，但是只要這種將硅基芯片與載體 PCB 直接連接的 IC 存在并且在設(shè)計(jì)方案 中可行，那么采用這樣的 IC 器件就是較好的選擇。獲得較低電感值的優(yōu)良設(shè)計(jì)就
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