【正文】 是其相干解調(diào)原理框圖。圖414(b) 所示 2PSK數(shù)字鍵控調(diào)制法Figure 414 (b) 2PSK digital keying modulation2PSK信號(hào)的解調(diào)通常采用相干解調(diào)法。由于表示信號(hào)的兩種碼元的波形相同，極性相反，故2PSK信號(hào)一般可以表述為一個(gè)雙極性（bipolarity）全占空（100% duty ratio）矩形脈沖序列與一個(gè)正弦載波的相乘，這和2ASK及2FSK的基帶信號(hào)波形是不同的，后面兩者要求是單極性的，而2PSK的基帶信號(hào)要求是雙極性的，這樣在系統(tǒng)中不用再進(jìn)行信號(hào)極性變換。 二進(jìn)制移相鍵控（2PSK）系統(tǒng) 2PSK系統(tǒng)的原理相移鍵控是利用載波的相位變化來傳遞數(shù)字信息，而振幅和頻率保持不變。end process。then m=m+1。event and xx=39。end if。 if語(yǔ)句通過對(duì)m大小，來判決y輸出的電平 else y=39。 m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。end process。 end if。 if語(yǔ)句完成Q的循環(huán)計(jì)數(shù) elsif q=11 then q=0。039。 then xx=x。event and clk=39。 寄存器 signal m:integer range 0 to 5。architecture behav of PL_FSK2 isarchitecture behav of PL_FSK2 issignal q:integer range 0 to 11。 調(diào)制信號(hào) y :out std_logic)。 系統(tǒng)時(shí)鐘 start :in std_logic。use 。use 。說明：圖中沒有包含模擬電路部分，調(diào)制信號(hào)為數(shù)字信號(hào)形式。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對(duì)應(yīng)輸出“0”和“1”兩種電平。由于f1和f2的周期不同，若設(shè)f1=2f2,且基帶信號(hào)電平“1”，對(duì)應(yīng)f1。圖412中的分頻器的分頻系數(shù)取值對(duì)應(yīng)圖48中的分頻器1和分頻器2中的較小的分頻系數(shù)值。該模型的ASK的解調(diào)模型類似。判決準(zhǔn)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時(shí)若是規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率f1，則接收時(shí)上支路的樣值較大，應(yīng)判為“1”；反之則判為“0”。其解調(diào)原理是將2FSK信號(hào)分解為上下兩路2ASK信號(hào)分別進(jìn)行解調(diào)，然后進(jìn)行判決（decision）。end behav。end if。 當(dāng)輸入的基帶信號(hào)x=‘0’時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2。039。139。 then if clk39。event and clk=39。end process。 end if。039。q2=0。 改變q2后面的數(shù)字可以改變，載波f2的占空比elsif q2=1 then f2=39。139。 then q2=0。 then if start=39。event and clk=39。end process。end if。039。q1=0。 改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=39。139。 then q1=0。 then if start=39。event and clk=39。 載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic。architecture behav of PL_FSK issignal q1:integer range 0 to 11。 基帶信號(hào) y :out std_logic)。 系統(tǒng)時(shí)鐘start :in std_logic。use 。use 。從選通開關(guān)輸出的信號(hào)就是數(shù)字FSK信號(hào)。FSK調(diào)制的核心部分包括分頻器、二選一選通開關(guān)等。圖47 所示 鍵控法產(chǎn)生2FSK信號(hào)的原理圖Figure 47 shows keying signal generated schematic 2FSK 基于VHDL硬件描述語(yǔ)言的FSK頻率鍵控法調(diào)制程序設(shè)計(jì)1 FSK調(diào)制的建模方框圖及電路符號(hào)FSK調(diào)制方框圖如圖48所示， FSK調(diào)制電路的VHDL建模符號(hào)如圖49所示。這兩種方法產(chǎn)生2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。2FSK信號(hào)的產(chǎn)生方法主要有兩種。 二進(jìn)制移頻鍵控（2FSK）系統(tǒng) 2FSK系統(tǒng)的原理頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息。end process。then m=m+1。event and xx=39。end if。 if語(yǔ)句通過對(duì)m大小，來判決y輸出的電平 else y=39。 m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。end process。 end if。 if語(yǔ)句完成q的循環(huán)計(jì)數(shù) elsif q=11 then q=0。039。 then xx=x。event and clk=39。 寄存x信號(hào)signal m:integer range 0 to 5。architecture behav of PL_ASK2 issignal q:integer range 0 to 11。 調(diào)制信號(hào) y :out std_logic)。 系統(tǒng)時(shí)鐘 start :in std_logic。use 。use 。=10時(shí)，根據(jù)計(jì)數(shù)器m的數(shù)值，進(jìn)行判決。分頻器的功能是對(duì)時(shí)鐘信號(hào)進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號(hào)；寄存器的功能是在時(shí)鐘的上升沿到來時(shí)把數(shù)字ASK信號(hào)存入寄存器XX；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號(hào)作為計(jì)數(shù)器的時(shí)鐘信號(hào)，在其上升沿到來時(shí)，對(duì)寄存器中的ASK載波個(gè)數(shù)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值m3時(shí)，輸出為“1”，否則輸出為“0”；判決器的功能是：以數(shù)字載波作為判決時(shí)鐘，對(duì)計(jì)數(shù)器輸出信號(hào)進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號(hào)。分頻器的功能是對(duì)時(shí)鐘信號(hào)進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號(hào)。為了重點(diǎn)說明ASK信號(hào)的解調(diào)的建模與VHDL程序設(shè)計(jì)，本節(jié)不對(duì)載波信號(hào)的提取做研究。建模思想：（1）首先考慮輸入信號(hào)根據(jù)ASK信號(hào)的相干解調(diào)原理，解調(diào)器的輸入信號(hào)應(yīng)包括收端的本地同步載波、ASK信號(hào)，但考慮到本書采用的目標(biāo)器件為CPLD/PFGA器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。圖44所示2ASK/ OOK信號(hào)解調(diào)器原理框圖Figure 44 2ASK / OOK signal demodulator block diagram 基于VHDL硬件描述語(yǔ)言ASK振幅鍵控法解調(diào)建模與設(shè)計(jì)1 ASK解調(diào)的建模方框圖及電路建模符號(hào)ASK解調(diào)方框圖如圖45所示，ASK解調(diào)電路的VHDL建模符號(hào)如圖46所示。 2ASK/ OOK信號(hào)也有兩種基本的解調(diào)方法：非相干（noncoherent）解調(diào)（包絡(luò)檢波法）和相干（coherent）解調(diào)（同步檢波法），相應(yīng)的接收系統(tǒng)組成方框圖如圖44所示。y=x and f。end if。q=q+1。 改變q后面數(shù)字的大小，就可以 改變載波信號(hào)的頻率 else f=39。 改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比 elsif q=3 then f=‘0’。 elsif q=1 then f=‘1’。039。139。 載波信號(hào)beginif clk39。architecture behav of PL_ASK issignal q:integer range 0 to 3。 基帶信號(hào)y :out std_logic)。 系統(tǒng)時(shí)鐘start :in std_logic。use 。use 。本文的側(cè)重點(diǎn)放在可數(shù)字化處理部分。 建模思想（1）采用數(shù)字載波信號(hào)數(shù)字載波信號(hào)產(chǎn)生的方法既可以從外部輸入，也可以通過高頻時(shí)鐘信號(hào)分頻得（2）采用鍵控法調(diào)制在圖42中，數(shù)字基帶信號(hào)作為鍵控信號(hào)控制與門來完成ASK調(diào)制。圖41所示 2ASK/ OOK信號(hào)調(diào)制器原理框圖Figure 41 2ASK / OOK signal modulator block diagram 基于VHDL硬件描述語(yǔ)言的ASK振幅鍵控法調(diào)制程序設(shè)計(jì)1 ASK調(diào)制建模原理 ASK調(diào)制的建模方框圖如圖42所示，ASK調(diào)制電路的VHDL建模符號(hào)如圖43所示。一種常用的、也是最簡(jiǎn)單的二進(jìn)制振幅鍵控方式稱為通—斷鍵控（On Off Keying,OOK）。 振幅鍵控是利用載波的幅度變化來傳遞數(shù)字信息，而其頻率和初始相位保持不變?！?】4 數(shù)字頻帶系統(tǒng)的設(shè)計(jì) 二進(jìn)制振幅鍵控（2ASK）系統(tǒng) 2ASK系統(tǒng)的原理數(shù)字信號(hào)對(duì)載波的調(diào)制與模擬信號(hào)對(duì)載波的調(diào)制類似，它同樣可以去控制正弦振蕩的振幅、頻率或相位的變化。 （2）解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。另外，為了模型設(shè)計(jì)方便，采用外時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。 得到數(shù)字載波的方法一方面是：從ASK信號(hào)中應(yīng)用模擬濾波或模擬鎖相環(huán)提取模擬載波信號(hào)后，進(jìn)行放大整形，得到與發(fā)端同步的數(shù)字載波； 另一種方法是：采用數(shù)字鎖相環(huán)法提取載波。（3）數(shù)字載波調(diào)制的ASK信號(hào)可經(jīng)過外接濾波器轉(zhuǎn)換成模擬形式的信號(hào)輸出 因?yàn)椴捎脭?shù)字載波調(diào)制的ASK信號(hào)是數(shù)字信號(hào)，含豐富的高頻成分，所以經(jīng)過一個(gè)帶通濾波器或低通濾波器后，將減少高頻成分，輸出的信號(hào)接近模擬載波調(diào)制。 基于FPGA的調(diào)制解調(diào)建模思想 ASK調(diào)制建模原理建模思想：（1）采用數(shù)字載波信號(hào) 數(shù)字載波信號(hào)產(chǎn)生的方法既可以從外部輸入，也可以通過高頻時(shí)鐘 信號(hào)分頻得到。高速度表現(xiàn)在其時(shí)鐘延時(shí)可小至納秒級(jí)，結(jié)合并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有著非常廣闊的應(yīng)用前景。目前，PLD主要分為FPGA(現(xiàn)場(chǎng)可編程門陣列)和 CPLD(復(fù)雜可編程邏輯器件)兩大類。使用可編程邏輯器件可大大簡(jiǎn)化硬件系統(tǒng)，降低成本，提高系統(tǒng)的可靠性，靈活性?！?】 可編程邏輯器件可編程邏輯器件(簡(jiǎn)稱PLD)是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。比較而言，VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于電路高級(jí)建模，綜合的效率和效果較好。VHDL的基本結(jié)構(gòu)包含有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體，而完整的VHDL結(jié)構(gòu)還包括配置，程序包與庫(kù)。VHDL能在多個(gè)級(jí)別上對(duì)同一邏輯功能進(jìn)行描述，如可以在寄存器級(jí)別上對(duì)電路的組成結(jié)構(gòu)進(jìn)行描述，也可以在行為描述級(jí)別上對(duì)電路的功能與性能進(jìn)行描述?，F(xiàn)在，VHDL已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持，越來越多的硬件設(shè)計(jì)者使用VHDL描述數(shù)字系統(tǒng)。1984年VHDL被IEEE確定為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言。又由于VerilogHDL設(shè)計(jì)的信號(hào)位數(shù)很容易改變，所以可以通過對(duì)信號(hào)位數(shù)的修改，來適應(yīng)不同的硬件規(guī)模，而且在仿真驗(yàn)證時(shí)，仿真測(cè)試用例可以用同一種描述語(yǔ)言來完成。VerilogHDL把數(shù)字系統(tǒng)當(dāng)作一組模塊來描述，每一個(gè)模塊具有模塊接口以及關(guān)于模塊內(nèi)容的描述，一個(gè)模塊代表一個(gè)邏輯單元，這些模塊用網(wǎng)絡(luò)相互連接，相互通信。其最大優(yōu)點(diǎn)是與工藝無關(guān)性，這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)電路及其工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。設(shè)計(jì)者可以用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證，時(shí)序分析，邏輯綜合等。目前主要有以下兩種HDL語(yǔ)言: VerilogHDL語(yǔ)言VerilogHDL語(yǔ)言是在1983年由GDA(Gateway Design Automation)公司的首創(chuàng)的。但與其它高級(jí)語(yǔ)言相區(qū)別的是，用硬件描述語(yǔ)言編制程序的最終目的是要生成實(shí)際的硬件，因此HDL中有與硬件實(shí)際情況相對(duì)應(yīng)的并行處理語(yǔ)句。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。 硬件描述語(yǔ)言 硬件描述語(yǔ)言(HDL)是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。接收濾波器除帶外噪聲，提高信噪比，并且與發(fā)送濾波器及信道的頻率特性相匹配，使系統(tǒng)無碼間串?dāng)_。圖22 數(shù)字調(diào)制系統(tǒng)原理方框圖Figure 22 Block diagram of digital modulation system需要說明的是，發(fā)送濾波器及接收濾波器都是帶通濾波器。相應(yīng)的調(diào)制方式有二進(jìn)制振幅鍵控（2ASK）、二進(jìn)制頻移鍵控（2FSK）和二進(jìn)制相移鍵控（2DPSK）。調(diào)制信號(hào)時(shí)二進(jìn)制數(shù)字基帶信號(hào)時(shí)，這種調(diào)制稱為