【正文】 了設計者的勞動強度。 硬件描述語言 硬件描述語言(HDL)是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。所謂硬件描述語言，實際就是一個描述工具，其描述的對象就是待設計電路系統(tǒng)的邏輯功能，實現(xiàn)該功能的算法，選用的電路結構以及其它各種約束條件等。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結構。HDL的使用與普通的高級語言相似，編制的HDL程序也需要首先經過編譯器進行語法，語義的檢查，并轉換為某種中間數(shù)據(jù)格式。但與其它高級語言相區(qū)別的是，用硬件描述語言編制程序的最終目的是要生成實際的硬件，因此HDL中有與硬件實際情況相對應的并行處理語句。此外，用HDL制程序時，還需注意硬件資源的消耗問題(如門，觸發(fā)器，連線等的數(shù)目)，有的HDL程序雖然語法，語義上完全正確，但并不能生成與之相對應的實際硬件，其原因就是要實現(xiàn)這些程序所描述的邏輯功能，消耗的硬件資源將十分巨大。目前主要有以下兩種HDL語言: VerilogHDL語言VerilogHDL語言是在1983年由GDA(Gateway Design Automation)公司的首創(chuàng)的。主要用于數(shù)字系統(tǒng)的設計。設計者可以用它來進行各種級別的邏輯設計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證，時序分析，邏輯綜合等。它是目前應用最廣泛的硬件描述語言之一。其最大優(yōu)點是與工藝無關性，這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級電路及其工藝實現(xiàn)的具體細節(jié)，只需要利用系統(tǒng)設計時對芯片的要求，施加不同的約束條件，即可設計出實際電路。實際上，這是利用EDA工具，把邏輯驗證與具體工具庫匹配，把布線及延時計算由計算機自動完成，從而減輕了設計者的勞動。VerilogHDL把數(shù)字系統(tǒng)當作一組模塊來描述，每一個模塊具有模塊接口以及關于模塊內容的描述，一個模塊代表一個邏輯單元，這些模塊用網絡相互連接，相互通信。由于VerilogHDL是標準化的，所以能把完成的設計移植到不同廠家的不同芯片中去。又由于VerilogHDL設計的信號位數(shù)很容易改變，所以可以通過對信號位數(shù)的修改，來適應不同的硬件規(guī)模，而且在仿真驗證時，仿真測試用例可以用同一種描述語言來完成。 VHDL語言VHDL語言是美國國防部于20世紀80年代后期，出于軍事工業(yè)的需要開發(fā)的。1984年VHDL被IEEE確定為標準化的硬件描述語言。1993年IEEE對VHDL進行了修訂，增加了部分新的VHDL命令與屬性，增強了對系統(tǒng)的描述能力，并公布了新版本的VHDL，即IEEE標準的10761993版本?，F(xiàn)在，VHDL已經成為系統(tǒng)描述的國際公認標準，得到眾多EDA公司的支持，越來越多的硬件設計者使用VHDL描述數(shù)字系統(tǒng)。VHDL涵蓋面廣，抽象描述能力強，支持硬件的設計，驗證，綜合與測試。VHDL能在多個級別上對同一邏輯功能進行描述，如可以在寄存器級別上對電路的組成結構進行描述，也可以在行為描述級別上對電路的功能與性能進行描述。無論哪種級別的描述，都可以利用綜合工具將描述轉化為具體的硬件結構。VHDL的基本結構包含有一個實體和一個結構體，而完整的VHDL結構還包括配置，程序包與庫。各種硬件描述語言中，VHDL的抽象描述能力最強，因此運用VHDL進行復雜電路設計時，往往采用自頂向下結構化的設計方法。比較而言，VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果較好。VerilogHDL語言是一種低級的描述語言，適用于描述門級電路，容易控制電路資源，但其對系統(tǒng)的描述能力不如VHDL語言?！?】 可編程邏輯器件可編程邏輯器件(簡稱PLD)是一種由用戶編程來實現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快，集成度高，能夠完成用戶定義的邏輯功能外，還可以加密和重新定義編程，其允許編程次數(shù)可多達上萬次。使用可編程邏輯器件可大大簡化硬件系統(tǒng)，降低成本，提高系統(tǒng)的可靠性，靈活性。因此，自20 世紀70年代問世以后，就受到廣大工程人員的青睞，被廣泛應用于工業(yè)控制，通信設備，智能儀表，計算機硬件和醫(yī)療電子儀器等多個領域。目前，PLD主要分為FPGA(現(xiàn)場可編程門陣列)和 CPLD(復雜可編程邏輯器件)兩大類。FPGA和CPLD最明顯的特點是高集成度，高速度和高可靠性。高速度表現(xiàn)在其時鐘延時可小至納秒級，結合并行工作方式，在超高速應用領域和實時測控方面有著非常廣闊的應用前景。其高可靠性和高集成度表現(xiàn)在幾乎可將整個系統(tǒng)集成于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了系統(tǒng)體積，也易于管理和屏蔽。 基于FPGA的調制解調建模思想 ASK調制建模原理建模思想：（1）采用數(shù)字載波信號 數(shù)字載波信號產生的方法既可以從外部輸入，也可以通過高頻時鐘 信號分頻得到。（2）采用鍵控法調制 數(shù)字基帶信號作為鍵控信號控制與門來完成ASK調制。（3）數(shù)字載波調制的ASK信號可經過外接濾波器轉換成模擬形式的信號輸出 因為采用數(shù)字載波調制的ASK信號是數(shù)字信號，含豐富的高頻成分，所以經過一個帶通濾波器或低通濾波器后，將減少高頻成分，輸出的信號接近模擬載波調制。ASK解調建模原理建模思想：（1）首先考慮輸入信號根據(jù)ASK信號的相干解調原理，解調器的輸入信號應包括收端的本地同步載波、ASK信號，但考慮到采用的目標器件為CPLD/PFGA器件，因而解調器也應采用數(shù)字載波。 得到數(shù)字載波的方法一方面是：從ASK信號中應用模擬濾波或模擬鎖相環(huán)提取模擬載波信號后，進行放大整形，得到與發(fā)端同步的數(shù)字載波； 另一種方法是：采用數(shù)字鎖相環(huán)法提取載波。為了重點說明ASK信號的解調的建模與VHDL程序設計，本節(jié)不對載波信號的提取做研究。另外，為了模型設計方便，采用外時鐘輸入，控制分頻器，得到數(shù)字載波，并假設解調器包括分頻器、計數(shù)器、寄存器和判決器等。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號。 （2）解調器包括分頻器、計數(shù)器、寄存器和判決器等。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到來時把數(shù)字ASK信號存入寄存器XX；（3）計數(shù)器的功能是利用分頻器輸出的載波信號作為計數(shù)器的時鐘信號，在其上升沿到來時，對寄存器中的ASK載波個數(shù)進行計數(shù)，當計數(shù)值m3時，輸出為“1”，否則輸出為“0”；（4）判決器的功能是：以數(shù)字載波作為判決時鐘，對計數(shù)器輸出信號進行抽樣判決，并輸出解調后的基帶信號?！?】4 數(shù)字頻帶系統(tǒng)的設計 二進制振幅鍵控（2ASK）系統(tǒng) 2ASK系統(tǒng)的原理數(shù)字信號對載波的調制與模擬信號對載波的調制類似，它同樣可以去控制正弦振蕩的振幅、頻率或相位的變化。但由于數(shù)字信號的特點—時間和取值的離散性，使受控參數(shù)離散化而出現(xiàn)“開關控制”，稱為“鍵控法”。 振幅鍵控是利用載波的幅度變化來傳遞數(shù)字信息，而其頻率和初始相位保持不變。在2ASK中，載波的幅度只有兩種變化狀態(tài)，分別對應二進制信息“0”和“1”。一種常用的、也是最簡單的二進制振幅鍵控方式稱為通—斷鍵控（On Off Keying,OOK）。2ASK/ OOK信號的產生方法通常有兩種：模擬調制法（相乘器法）和鍵控法，相應的調制器如圖31所示(a)表示模擬相乘法，(b)表示通斷鍵控法。圖41所示 2ASK/ OOK信號調制器原理框圖Figure 41 2ASK / OOK signal modulator block diagram 基于VHDL硬件描述語言的ASK振幅鍵控法調制程序設計1 ASK調制建模原理 ASK調制的建模方框圖如圖42所示，ASK調制電路的VHDL建模符號如圖43所示。說明：圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。 建模思想（1）采用數(shù)字載波信號數(shù)字載波信號產生的方法既可以從外部輸入，也可以通過高頻時鐘信號分頻得（2）采用鍵控法調制在圖42中，數(shù)字基帶信號作為鍵控信號控制與門來完成ASK調制。（3）數(shù)字載波調制的ASK信號可經過外接濾波器轉換成模擬形式的信號輸出 因為采用數(shù)字載波調制的ASK信號是數(shù)字信號，含豐富的高頻成分，所以經過一個帶通濾波器或低通濾波器后，將減少高頻成分，輸出的信號接近模擬載波調制。本文的側重點放在可數(shù)字化處理部分。 圖42 Ask調制的建模方框圖Figure 42 Ask modeling modulation block diagram圖43 Ask調制電路的VHDL符號Figure 43 Ask VHDL symbol modulation circuit2 ASK調制的VHDL程序文件名：PL_ASK功能：基于VHDL硬件描述語言，對基帶信號進行ASK振幅調制library ieee。use 。use 。use 。entity PL_ASK isport(clk :in std_logic。 系統(tǒng)時鐘start :in std_logic。 開始調制信號x :in std_logic。 基帶信號y :out std_logic)。 調制信號end PL_ASK。architecture behav of PL_ASK issignal q:integer range 0 to 3。 分頻計數(shù)器signal f :std_logic。 載波信號beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=1 then f=‘1’。q=q+1。 改變q后面數(shù)字的大小，就可以改變載波信號的占空比 elsif q=3 then f=‘0’。q=0。 改變q后面數(shù)字的大小，就可以 改變載波信號的頻率 else f=39。039。q=q+1。 end if。end if。end process。y=x and f。 對基帶碼進行調制end behav。 2ASK/ OOK信號也有兩種基本的解調方法：非相干（noncoherent）解調（包絡檢波法）和相干（coherent）解調（同步檢波法），相應的接收系統(tǒng)組成方框圖如圖44所示。與模擬信號的接收系統(tǒng)相比，這里增加了一個“抽樣判決器”方框，這對于提高數(shù)字信號的接收性能是必要的。圖44所示2ASK/ OOK信號解調器原理框圖Figure 44 2ASK / OOK signal demodulator block diagram 基于VHDL硬件描述語言ASK振幅鍵控法解調建模與設計1 ASK解調的建模方框圖及電路建模符號ASK解調方框圖如圖45所示，ASK解調電路的VHDL建模符號如圖46所示。說明：圖中沒有包含模擬電路部分，調制信號為數(shù)字信號形式。建模思想：（1）首先考慮輸入信號根據(jù)ASK信號的相干解調原理，解調器的輸入信號應包括收端的本地同步載波、ASK信號，但考慮到本書采用的目標器件為CPLD/PFGA器件，因而解調器也應采用數(shù)字載波。得到數(shù)字載波的方法一方面是：從ASK信號中應用模擬濾波或模擬鎖相環(huán)提取模擬載波信號后，進行放大整形，得到與發(fā)端同步的數(shù)字載波；另一種方法是：采用數(shù)字鎖相環(huán)法提取載波。為了重點說明ASK信號的解調的建模與VHDL程序設計，本節(jié)不對載波信號的提取做研究。另外，為了模型設計方便，圖采用外時鐘輸入，控制分頻器，得到數(shù)字載波，并假設解調器包括分頻器、計數(shù)器、寄存器和判決器等。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號。（2）解調器的建模設計解調器包括分頻器、計數(shù)器、寄存器和判決器等。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到來時把數(shù)字ASK信號存入寄存器XX；計數(shù)器的功能是利用分頻器輸出的載波信號作為計數(shù)器的時鐘信號，在其上升沿到來時，對寄存器中的ASK載波個數(shù)進行計數(shù)，當計數(shù)值m3時，輸出為“1”，否則輸出為“0”；判決器的功能是：以數(shù)字載波作為判決時鐘，對計數(shù)器輸出信號進行抽樣判決，并輸出解調后的基帶信號。圖45 ask解調方框圖Figure 45 ask demodulator block diagram注：=11時，對計數(shù)器m清零。=10時，根據(jù)計數(shù)器m的數(shù)值，進行判決。圖46 ask解調的VHDL建模符號Figure 46 ask demodulation of the VHDL model symbols2 ASK解調VHDL程序及注釋根據(jù)上述的建模思想編寫ASK信號解調的VHDL源程序如下：文件名：PL_ASK2功能：基于VHDL硬件描述語言，對ASK調制信號進行解調library ieee。use 。use 。use 。entity PL_ASK2 isport(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 同步信號 x :in std_logic。 調制信號 y :out std_logic)。 基帶信號end PL_ASK2。