【正文】 的數(shù)據(jù)從高位依次送到 SPI_DO 上， Flash 在 SPI_CLK 的上升沿采集 SPI_DO 線上的值并移入。因?yàn)闊o論是 SPI接口還是 Flash，采集數(shù)據(jù)都是在時(shí)鐘上升沿，所以在時(shí)鐘下降沿讓狀態(tài)跳轉(zhuǎn)，設(shè)計(jì)出錯(cuò)的機(jī)會(huì)就最小，也可以使的數(shù)據(jù)傳輸中省去第一個(gè)時(shí)鐘的等待，既能簡(jiǎn)化設(shè)計(jì)，又能在一定程度上提高數(shù)據(jù)傳輸?shù)男省? 發(fā)送順序控制邏輯 發(fā)送控制邏輯采用有限狀態(tài)機(jī)實(shí)現(xiàn)，分為空閑狀態(tài)、傳輸 write enable 狀態(tài)（ WRITE ENABLE） ，指令傳輸狀態(tài) (WRITE CODE)、地址傳輸狀態(tài) (WRITE ADR)、數(shù)據(jù)傳輸狀態(tài) (WRITE DATA)、數(shù)據(jù)接收狀態(tài) (READ DATA from Flash)、 讀狀態(tài)指第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 19 令傳輸狀態(tài) （ WRITE 05h） 、 BUSY 查詢狀態(tài) (READ STATUS)和 4 個(gè)不同的 WAIT狀態(tài) (WAIT_14)。 h 2 圖 HE register 總線接口框圖 在運(yùn)行過程中 master 通過 bus 在協(xié)議下對(duì)模塊中的寄存器進(jìn)行讀寫，完成對(duì)它們的控制和配置，使其能正常運(yùn)轉(zhuǎn)。 h 4A D R = 5 39。 h 1A D R = 5 39。 在 SPI Flash Controller 設(shè)計(jì)中的 HE Register 總線接口模塊（ Register File） ,定義了 6 個(gè)寄存器： 控制寄存器 （ SPI_CON） ：存儲(chǔ)控制信號(hào) 中斷狀態(tài)寄存器 （ INT_FLAG） ：存儲(chǔ)中斷狀態(tài)信息 指令寄存器 （ BYTE_CODE） ： 指令 /數(shù)據(jù)個(gè)數(shù)寄存器 地址寄存器 （ SPI_ADR） ：存儲(chǔ)高地址 數(shù)據(jù)存儲(chǔ)器 （ SPI_FIFO） ：數(shù)據(jù)緩存 ID 寄存器 （ STATUS_ID） ：存儲(chǔ) Flash 狀態(tài)信息 及廠商信息 SPI IP 接口設(shè)計(jì) 18 主機(jī)控 制 寄 存 器R _ R G S T _ B U SS L _ R G S T _ B U SI D 寄 存 器數(shù) 據(jù) 存 儲(chǔ) 器地 址 寄 存 器指 令 寄 存 器中 斷 狀 態(tài) 寄 存 器A D R = 5 39。設(shè)計(jì)的特點(diǎn)在于：兼容性和可重復(fù)性。軟體編寫成功以后，就可以將所設(shè)計(jì)的硬件部分，軟件部分綜合到一起，應(yīng)用 ISE 軟件下載到 FPGA 中進(jìn)行測(cè)試， 驗(yàn)證正確后 得到最終的代碼設(shè)計(jì)。做好準(zhǔn)備之后，開始編寫代碼，與測(cè)試環(huán)境，然后進(jìn)行軟件仿真至預(yù)期效果。 SPI Flash Controller 的設(shè)計(jì)流程 設(shè)計(jì)流程如 圖 所示： 定 義 規(guī) 格 書代 碼 編 寫測(cè) 試 平 臺(tái) 編 寫仿 真綜 合軟 體 編 寫下 載軟 體 仿 真開 始 結(jié) 束對(duì)錯(cuò)對(duì)錯(cuò)對(duì)錯(cuò) 圖 SPI 的設(shè)計(jì)流程 編寫設(shè)計(jì)代碼的前提，是搞清楚所要設(shè)計(jì)的 IP，要完成什么樣的功能。 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 13 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 數(shù)字電路設(shè)計(jì)中經(jīng)常需要使用大容量存儲(chǔ)器，串行 Flash 體積小、占用系統(tǒng)資源少、連線簡(jiǎn)單 ，已被應(yīng)用于數(shù)字設(shè)計(jì)的很多方面。 HE register BUS 協(xié)議簡(jiǎn)介 該 BUS 協(xié)議共有 7 類信號(hào)線，包括片選信號(hào) R_RGST_SEL（位寬為 1）、讀信號(hào) R_RGST_RE（位寬為 1）、寫信號(hào) R_RGST_WE（位寬為 1）、地址信號(hào)R_RGST_ADR（位寬為 5）、寫入數(shù)據(jù)信號(hào) R_RGST_BUS（位寬為 32）、讀出數(shù)據(jù)信號(hào) SL_RGST_BUS（位寬為 32）、反饋信號(hào) SL_RGST_ACK（位寬為 1）。 XC3S5000 支持 17 種單端接口標(biāo)準(zhǔn)和 6 種差分接口標(biāo)準(zhǔn)，輸出信號(hào)的邏輯擺幅可達(dá) 和 ,每個(gè) I/OSPI IP 接口設(shè)計(jì) 12 口支持 622Mb/s 的數(shù)據(jù)傳輸率。 據(jù)權(quán)威統(tǒng)計(jì)，到目前為止， Xilinx 的 Spartan3 系列 FPGA 是工藝最先進(jìn)、價(jià)格最低、單位成本最有效、 I/O 管腳最多的平臺(tái)級(jí)可編程邏輯器件，能夠滿足大部分的芯片設(shè)計(jì)驗(yàn)證的需要。另外，Spartan3還提供豐富的嵌入式 DSP 功能，可保證每秒執(zhí)行 3300 億次乘累加（ MAC）運(yùn)算的高性能 DSP 應(yīng)用。器件主要由可配置邏輯塊（ CLB）、輸入輸出模塊（ IOB）、基于矢量的內(nèi)部互連結(jié)構(gòu)、數(shù)字延遲鎖相環(huán)（ DLL）、先進(jìn)的多級(jí)存儲(chǔ)器結(jié)構(gòu)組成。為了能夠提供更多的 I/O引腳， Spartan3 采用錯(cuò)位的雙排 I/O 引腳結(jié)構(gòu)。為了優(yōu)化結(jié)構(gòu)，降低成本， Xilinx 對(duì) Spartan3 系列器件的內(nèi)部結(jié)構(gòu)做了部分簡(jiǎn)化，器件的晶元大小比 m 工藝縮小了 50％。而后仿真是在完成 布局 和 布線 、 時(shí)序分析 完成 生成時(shí)序網(wǎng)表 以后 ,根據(jù) 器件中門 ,或者布線的延時(shí) ，將時(shí)序網(wǎng)表與功能 網(wǎng)表一起進(jìn)行 的 仿真 。 具體利用 ISE 進(jìn)行 FPGA 測(cè)試的過程包括：環(huán)境設(shè)置，新建工程，添加源文件，編寫測(cè)試文件，前仿真，綜合，布線，后仿真，配置管腳和下載測(cè)試。原理圖輸入用的是第三方軟件 ECS， HDL 綜合可以使用 Xilinx 公司開發(fā)的 XST、 Synopsys 的 FPGA Express 和 Synplicity 公司的 Synplify/Synplify Pro，測(cè)試臺(tái)輸入是圖形化的 HDL Bencher，狀態(tài)圖輸入用的是StateCAD，前、后仿真則可以使用 Modelsim XE(Xilinx Edition)或 Modelsim SE。 在本次設(shè)計(jì)中使用的是經(jīng)過公司自己修改過的版本（ verdi） ISE 軟件簡(jiǎn)介 Xilinx 公司的 ISE 軟件是一套用以開發(fā) Xilinx 公司的 FPGAamp。 SPI IP 接口設(shè)計(jì) 10 其設(shè)計(jì)過程 如圖 所示 ： 總 體 方 案行 為 級(jí) 描 述行 為 級(jí) 仿 真R T L 級(jí) 描 述R T L 級(jí) 仿 真邏 輯 綜 合 、 優(yōu) 化門 級(jí) 仿 真 、 定 時(shí) 檢 查門 級(jí) 網(wǎng) 表 輸 出 圖 Verilog HDL 設(shè)計(jì)流程 編譯、模擬仿真 EDA tool 簡(jiǎn)介 Debussy 是 NOVAS Software Inc(思源科技 )發(fā)展的 HDL Debug amp。在這一階段主要是利用邏輯綜合工具，將 RTL 級(jí)的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)表），并且綜合結(jié)果也可以以原理圖的方式輸出。如果仿真通過，就可以利用邏輯綜合工具進(jìn)行綜合了。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式的 Verilog HDL 程序改為 RTL 方式的程序。 第二層次是 RTL 方式描述，又稱為寄存器傳輸描述。在行為描述階段并不真正考慮實(shí)際的算法和操作用什么方法來實(shí)現(xiàn)，注意力主要集中在系統(tǒng)的結(jié)構(gòu)和工作過程能否達(dá)到設(shè)計(jì)要求方面。就是用數(shù)學(xué)模型對(duì)整個(gè)系統(tǒng)進(jìn)行的描述。 Verilog HDL 的設(shè)計(jì)流程 在用 Verilog HDL 進(jìn)行硬件設(shè)計(jì)的過程中，開發(fā)人員通 常是將設(shè)計(jì)分層三個(gè)層次進(jìn)行設(shè)計(jì)。兩者的工作按相反的方向獨(dú)立的進(jìn)行，直至在某一中間點(diǎn)會(huì)合。設(shè)計(jì)者首先根據(jù)電路體系接口定義頂層模塊。 在 自底向上的設(shè)計(jì)方法中，我們首先對(duì)現(xiàn)有的功能模塊進(jìn)行分析，然后利用這些模塊 去搭建較大的功能模塊，如此繼續(xù)直至頂層的功能模塊 。 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 9 數(shù)字電路設(shè)計(jì)方法 數(shù)字電路設(shè)計(jì)中主要有兩種基本的設(shè)計(jì)方法：自底向上和自頂向下設(shè)計(jì)方法?？梢赃x擇使用 vim 編輯器，使用它的好處是幾乎每一個(gè)版本的 Linux 都會(huì)有它的存在。 vi 的命令幾乎全部都可以在 vim上使用 。 Vi 有 3 種基本工作模式：命令行模式、文本輸入模式和末行模式。 VI 編輯器并不是一個(gè)排版程序，它不像 Word 或 WPS那樣可以對(duì)字體、格式、段落 等其他屬性進(jìn)行編排，它只是一個(gè)文本編輯程序。它在 Linux 上的地位就像 Edit 程序在 DO S 上一樣。盡管在 Linux 上也有很多圖形界面的編輯器可用，但 VI 在系統(tǒng)和服務(wù)器管理中的 功 能是那些圖形編輯器所無法比擬的。 VI 編輯器是 Linux 和 Unix 上最基本的文本編輯器，工作在字符模式下。 Linux 操作系統(tǒng)軟件包不僅包括完整的 Linux 操作系統(tǒng)，而且還包括了文本編輯器、高級(jí) 語(yǔ)言編譯器等應(yīng)用軟件。它能夠在 PC 計(jì)算機(jī)上實(shí)現(xiàn)全部的Unix 特性，具有多任務(wù)、多用戶的能力。其目的是建立不受任何商品化軟件的版權(quán)制約的、全世界都能自由使用的 Unix 兼容產(chǎn)品。 Linux 系統(tǒng)下的設(shè)計(jì)開發(fā)環(huán)境簡(jiǎn)介 Linux 是一套免費(fèi)使用和自由傳播的類 Unix 操作系統(tǒng)，它主要用于基于Intel x86 系列 CPU 的計(jì)算機(jī)上。 20xx 年公布的 Verilog IEEE 1364— 20xx 標(biāo)準(zhǔn)，使得 Verilog 語(yǔ)言在綜合和仿真性能方面有了大幅度的提高。而與 Verilog HDL 相比， VHDL 則顯得嚴(yán)謹(jǐn)?shù)亩?，比較抽象，所以掌握起來比較困難，還有 VHDL 在系統(tǒng)級(jí)建模方面要比Verilog HDL 強(qiáng)一些。 但是 Verilog HDL 和 VHDL 又各有其自己的特點(diǎn)。 Verilog HDL 具有以下特點(diǎn)：能形式化地抽象表示電路的結(jié)構(gòu)和行為；借用高級(jí)語(yǔ)言的結(jié)構(gòu)和語(yǔ)句（如循環(huán)語(yǔ)言，賦值語(yǔ)言等），簡(jiǎn)化了電路行為的描述；能在多個(gè)層次上對(duì)所設(shè)計(jì)的電路進(jìn)行描述；內(nèi)置了基本的邏輯門，更接近開關(guān)級(jí)電路；可以使用用戶自定義原語(yǔ) UDP，使得設(shè)計(jì)更加靈活，等等。 1989 年 Cadence Design Systems 公司收購(gòu)了 GDA 公司，并于 1990年公開 Verilog HDL語(yǔ)言， 極大地推動(dòng)了 Verilog HDL 的發(fā)展。 SPI 總線可以配置成單主單從，單主多從，互為主從。 SPI_CS_B 是從機(jī)的標(biāo)志管腳，在互相通信的兩個(gè) SPI 總線的器件， SPI_CS_B 管腳的電平低的是從機(jī)，相反 SPI_CS_B管腳的電平高的是主機(jī)。 W25X20/40/80 的 SPI 接口主要由 4 個(gè)引腳構(gòu) 成： SL_SPI_CLK、 SPI_DO、SL_SPI_DI及 SPI_CS_B，其中 SL_SPI_CLK 是整個(gè) SPI總線的公用時(shí)鐘， SPI_DO、SL_SPI_DI 作為主機(jī)，從機(jī)的輸入輸出的標(biāo)志。 第二章 SPI Flash Controller 簡(jiǎn)介 5 最后， SPI 接口的一個(gè)缺點(diǎn)：沒有指定的流控制，沒有應(yīng)答機(jī)制確認(rèn)是否接收到數(shù)據(jù)。 SPI 接口不需要進(jìn)行尋址操作 且為全雙工通信，顯得簡(jiǎn)單高效。這句話有 2 層意思：其一，主設(shè)備 SPI 時(shí)鐘和極性的配置應(yīng)該由外設(shè)來決定；其二，二者的配置應(yīng)該保持一致，即主設(shè)備的 SDO 同從設(shè)備的 SDO配置一致，主設(shè)備的 SDI 同從設(shè)備的 SDI 配置一致。不同的 SPI 設(shè)備的實(shí)現(xiàn)方式不盡相同，主要 是數(shù)據(jù)改變和采集的時(shí)間不同，在時(shí)鐘信號(hào)上沿或下沿采集有不同定義 。也就是說主設(shè)備通過對(duì) SCLK 時(shí)鐘線的控制可以完成對(duì)通訊的控制。同樣，在一個(gè)基于 SPI 的設(shè)備中，至少有一個(gè)主控設(shè)備。這樣，在至少 8 次時(shí)鐘信號(hào)的改變（上沿和下沿為一次），就可以完成 8 位數(shù)據(jù)的傳輸。數(shù)據(jù)輸出通過 SDO 線，數(shù)據(jù)在時(shí)鐘下降沿時(shí)改變，在緊接著的上升沿被讀取。通訊是通過數(shù)據(jù)交換完成的， SPI 是串行通訊協(xié)議，也就是說數(shù)據(jù)是一位一位的傳輸?shù)?。這就允許在同一主機(jī) 上連接多個(gè) SPI 設(shè)備 。所有基于 SPI 的設(shè)備共有的 PIN 腳 ，它們是 SDI（數(shù)據(jù)輸入）， SDOSPI IP 接口設(shè)計(jì) 4 （數(shù)據(jù)輸出）， SCLK（時(shí)鐘）， CS（片選）。 SPI 的通信原理很簡(jiǎn)單，它以主從方式工作 。外圍設(shè)置 FLASHRAM、網(wǎng)絡(luò)控制器、 LCD 顯示驅(qū)動(dòng)器、 A/D 轉(zhuǎn)換器和 MCU 等。本課題設(shè)計(jì)開發(fā)一款 SPI Flash 控制器。 SPI IP 接口設(shè)計(jì) 2 第二章 SPI Flash Controller 簡(jiǎn)介 3 第二章 SPI Flash Controller 簡(jiǎn)介 SPI Flash Controller 即為 串行外設(shè)接口 flash 存儲(chǔ)器控制器 。 SPI Flash 就是這樣一種采用串行接口的 Flash 存儲(chǔ)器件。并行 Flash 存儲(chǔ)量大，速度快；而串行 Flash 存儲(chǔ)量相 對(duì)較小，但體積小，連線簡(jiǎn)單，可減小電路面積，