基于verilog_hdl語言的自動(dòng)售貨機(jī)設(shè)計(jì)-文庫吧資料
2024-11-25 21:44本頁面
【正文】 到 這段時(shí)間里，當(dāng)依次投入 1 元硬幣 (coin10)， state(狀態(tài) )由 0 變到 11（因?yàn)橄仁怯龅秸伊阈盘?hào)，故已找零 元），說明投入的實(shí)際總幣值為 = 元。 此時(shí) state 在 遇到 cancel 之后由 10 變?yōu)?00 初始狀態(tài)。在投完幣之后從 到 給出 cancel（取消）信號(hào)。 此 仿真結(jié)果符合現(xiàn)實(shí)中的購買過程。輸出：在 到 里 num(投幣顯示 )由 0H變化到 5H，二進(jìn)制表示為 0000~0101，對(duì)照狀態(tài)編碼可知為 元，恰好驗(yàn)證了前面state 的正確性，當(dāng)遇到 coke 信號(hào)， g2(賣出貨物變量 )從低電平 0 變到高電平 2，說明此時(shí)成功出售 coke,c3(找零信號(hào) )由 1 變到 0， 表示不用找零。 （ 2） 買 coke 投入 5 角硬幣購買 coke 的 仿真如下圖 所示： 圖 投入 5 角硬幣購買 coke 輸入： clk(系統(tǒng)時(shí)鐘信號(hào) )高電平 有 效， 從 開始到 這段時(shí)間里，當(dāng)依次投入 5 角 硬幣 (coin5)， state(狀態(tài) )由 0 變到 11（因 為先是遇到找零信號(hào)，故已找零 元），說明投入的實(shí)際總幣值為 元。 輸出 ：在 到 里 num(投幣顯示 )由 0H 變化到5H，二進(jìn)制表示為 0000~0101，對(duì)照狀態(tài)編碼可知為 元 ， 恰好驗(yàn)證了前面 state的正確性，當(dāng)遇到 water 信號(hào)， g2(賣出貨物變量 )從低電平 0 變到高電平 1，說明此時(shí)成功出售 water,c3(找零信號(hào) )由 1 變到 3，對(duì)應(yīng)二進(jìn)制為 0001~0011,0011編碼為 元，故 找零 元 ，滿足了 （總額） （水單價(jià)） =（找零），此時(shí) state 變?yōu)?00 初始狀態(tài) 。 “ 5 角硬幣 購買 ” 仿真 與分析 （ 1） 買 water 投入 5 角硬幣購買 water 的 仿真如下圖 所示： 圖 投入 5 角硬幣購買 water 輸入 ： clk(系統(tǒng)時(shí)鐘信號(hào) )高電平 有 效， 從 開始到 這段時(shí)間里，當(dāng)依次投入 5 角硬幣 (coin5)， state(狀態(tài) )由 0 變到 11（因?yàn)橄仁怯龅秸伊阈盘?hào)，故已找零 元）， 說明投入的 實(shí)際 總幣值為 元。 輸出： water，輸出價(jià)值 1的飲料的信號(hào)，高電平有效； coke，輸出價(jià)值 ，高電平有效； ，找零 /退幣 ，高電平有效； ，找零 /退幣 1元信號(hào)，高電平有效； ，找零 /退幣 ，高電平有效； ，找零 /退幣 ，高電平有效； ，找零 /退幣 ，高電平有效。 ） 如表 所示： 表 31 狀態(tài)圖 輸入 起始狀態(tài) 轉(zhuǎn)變后狀態(tài) 輸入 起始狀態(tài) 轉(zhuǎn)變后狀態(tài) 1 State0 State1 2 State2 State6 2 State0 State2 3 State2 State14 1 State1 State2 4 State3 State5 2 State1 State3 1 State3 State6 3 State1 State13 2 State3 State7 1 State2 State3 3 State3 State15 4 State2 State4 6 State4 State0 6 State5 State0 2 State10 State11 1 State6 State7 4 State10 State12 4 State6 State8 3 State10 State16 2 State6 State10 5 State11 State9 3 State6 State17 1 State11 State10 5 State7 State9 2 State11 State11 1 State7 State10 4 State11 State12 2 State7 State11 3 State11 State16 4 State7 State12 6 State12 State0 3 State7 State16 6 State13 State0 6 State8 State0 6 State14 State0 6 State9 State0 6 State15 State0 5 State10 State9 6 State16 State0 1 State10 State10 6 State17 State0 （ 2） 狀態(tài)編碼： 由于此系統(tǒng) 共有 18 個(gè)狀態(tài)， 故 從狀態(tài) 0到狀態(tài) 17，用 5位 2進(jìn)制碼依次表示為 00000— 10001， 然后對(duì)輸出變量進(jìn)行編碼： 投幣顯示 num： ? 000 ? 001 ? 010 ? 011 ? 100 ?101 賣出貨 g2：無 ?00 water?01 Coke?10 退幣 c3 ： 無： 000 ? 001 ? 010 ? 011 ? 100 ?101 模塊 實(shí)現(xiàn)與描述 在程序 的設(shè)計(jì)過程中使用 case 語句，且在判斷出 每種狀態(tài)輸入后直接給出了該系統(tǒng)的輸出，因此，該自動(dòng)售貨機(jī)僅有一個(gè)整體模塊，即包含了輸入和輸出（其中源程序見附錄） 。 如前所述，自動(dòng)售貨機(jī)的實(shí)現(xiàn)就是狀態(tài)的轉(zhuǎn)換，因此本設(shè)計(jì)的關(guān)鍵就是確定各個(gè)狀態(tài)并實(shí)現(xiàn)相互間的轉(zhuǎn)換。 貨物信號(hào)（ g2）：對(duì)應(yīng)賣出的貨物。 撤消操作（ cancel）：按下后退幣，并自動(dòng)回到初始狀態(tài)。 投幣信號(hào)： 5 角（ coin5）， 1元（ coin10），高電平有效。 綜上，給出如下輸入輸出變量： 輸入變量： 時(shí)鐘信號(hào)（ clk）：每個(gè)時(shí)鐘的上升沿觸發(fā)系統(tǒng)的狀態(tài)轉(zhuǎn)換。同樣對(duì)于兩種飲料的選擇也可用兩個(gè)輸入端代替。 輸入部分包 括投幣信號(hào)、飲料選擇信號(hào)、復(fù)位信號(hào)。 設(shè)計(jì) 思路及原理 根據(jù)設(shè)計(jì)方案的基本要求，自動(dòng)售貨機(jī)的問題實(shí)際上就是狀態(tài)轉(zhuǎn)換的問題，不同的狀態(tài)對(duì)應(yīng)不同的輸出，具體的來說就是輸入不同幣值的錢后對(duì)應(yīng)著不同的作用結(jié)果 。 .本文采用 EDA 技術(shù)，利用 Max+Plus II 工作平臺(tái) 和 Verilog HDL 設(shè)計(jì)語言，進(jìn)行 設(shè)計(jì)。 用 Max+Plus II 軟件進(jìn)行邏輯 設(shè)計(jì)的步驟包括： （ 1） 根據(jù)所選課題的任務(wù)和設(shè)計(jì)指標(biāo)要求，確定總體設(shè)計(jì)方案，畫出總體方案的系統(tǒng)框圖（亦稱預(yù)設(shè)計(jì)階段） （ 2） 進(jìn)行底層單元電路分析及輸入設(shè)計(jì)、編譯、仿真； （ 3） 利用已編譯正確的底層單元電路模塊，畫出頂層電路的原理圖 ，進(jìn)行編譯調(diào)試和仿真測(cè)試； （ 4） 撰寫設(shè)計(jì)報(bào)告。功能檢查完成后，可進(jìn)行時(shí)序仿真。仿真器的靈活性很強(qiáng)電路設(shè)計(jì)完成后，需要驗(yàn)證電路設(shè)計(jì)的邏輯功能是否正確。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)利用手工連線的方法完成元件連接，容易對(duì)學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可， 而不必顧及引線長(zhǎng)短，粗細(xì)彎曲方式，可能產(chǎn)生的分布電感和電容效應(yīng)，以及電磁兼容性等等十分重要的問題。與傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比， Max+Plus II 提供靈活多樣的層次化輸入設(shè)計(jì)功能，具有顯著的優(yōu)勢(shì)： （ 1） 能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)。 Max+Plus II 的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試進(jìn)程。它所提供的靈活性和高效性是無可比擬的，其豐富的圖形界面，輔之以完整的、可即時(shí)訪問的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用 Max+Plus II 軟件。它提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能 ， 同時(shí)還配備了適用于各種需要的元件庫 ， 其中包含基本邏輯元件庫 （ 如與非門、反向器、觸發(fā)器等 ） ，宏功能元件 （ 包含了幾乎所有 74 系列的器件 ） 以及功能強(qiáng)大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時(shí)序仿真器 ， 能夠?qū)ο到y(tǒng)中任一元件的功能進(jìn)行精確的時(shí)序仿真 ， 精度達(dá)， 非常準(zhǔn)確。Verilog HDL語言具有很強(qiáng)的電路描述和建模能力 ， 能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述 ， 從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù) ， 提高了設(shè)計(jì)效率和可靠性，使用Verilog HDL語
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1