【正文】 initial begin STIMULUS = $fopen(stimulus. txt) 。 integer RESULTS, STIMULUS。module capture_tb。 30 $finish。 i 1。 // 線激勵(lì) 20 stimulus = stim_array[1]。 initial begin // 從數(shù)組讀入數(shù)據(jù) 20 stimulus = stim_array[0]。 // 數(shù)組 integer i。 激勵(lì)數(shù)組可以直接從文件中讀取module array_ tb。 endendmodule數(shù)組激勵(lì)? 從數(shù)組產(chǎn)生激勵(lì)有以下特性：252。 i = i + 1) ( negedge clk) stimulus = i。 5 end initial begin for (i = 0。 always begin // clock generation clk = 1。 integer i。 reg [7:0] stimulus。 代碼緊湊 module loop_tb。 在每一次循環(huán)，修改同一組激勵(lì)變量252。 60 $finish。 40 data_ bus = 839。 15 addr = 839。 10 data_ bus = 839。 addr = 839。 initial fork data_bus = 839。 wire [7: 0] results。 對(duì)一個(gè)復(fù)雜的測(cè)試，測(cè)試基準(zhǔn) (test bench)可能非常大module inline_ tb。 只有變量的值改變時(shí)才列出252。parameter sim_end = period * max_cyc施加激勵(lì)產(chǎn)生激勵(lì)并加到設(shè)計(jì)有很多 種方法。parameter period = 15。此文件在不同的仿真中可被不同的測(cè)試文件調(diào)用。 end $finish。 (period/2) clk = !initial_clock。 reg clk。 module clk_gen (clk)。象這樣的特殊的激勵(lì)集在單個(gè)的 begin…end 塊中將很難實(shí)現(xiàn)。h0f。 25 repeat (5) 20 data_bus = data_bus 1。h45。b00。 reg [7: 0] data_ bus。他們的并行特性使用戶可以說明絕對(duì)時(shí)間，并且可以并行的執(zhí)行復(fù)雜的過程結(jié)構(gòu)，如循環(huán)或任務(wù)。? 復(fù)雜的 test bench是自檢測(cè)的，其結(jié)果自動(dòng)驗(yàn)證。第十五章 Verilog Test Bench使用簡介學(xué)習(xí)內(nèi)容：? 用一個(gè)復(fù)雜的 test bench復(fù)習(xí)設(shè)計(jì)的組織與仿真? 建立 test bench通常使用的編碼風(fēng)格及方法設(shè)計(jì)組織虛線表示編譯時(shí)檢測(cè)輸入文件是否存在及可讀并允許生成輸出文件。這些任務(wù)在時(shí)間前進(jìn)之前輸出信號(hào)值。– 在 和數(shù)字之間不允許有空格。? 可以用空格和換行區(qū)分存儲(chǔ)器字。? 可以指定二進(jìn)制（ b）或十六進(jìn)制（ h）數(shù)? 用下劃線（ _）提高可讀性。reg [0:7] mema [0:1023]initial$readmemb(“”, mema)。文件輸入$readmemb和 $readmemh的文件格式 ： $readmemb(mem_file. txt, mema)。 Start為開始地址， finish為結(jié)束地址。? mem_name指定存儲(chǔ)器名。? 如果數(shù)據(jù)為二進(jìn)制，使用 $readmemb；如果數(shù)據(jù)為十六進(jìn)制，使用$readmemh。 $readmemh ( file_name, memory_name, start_addr, finish_addr)。? $readmemh $readmemh ( file_name, memory_name)。 $readmemb (file_name, memory_name, start_addr)。. . .必須聲明為 integer通道 0（編號(hào)為 1）為標(biāo)準(zhǔn)輸出及 文件輸入? Verilog中有兩個(gè)系統(tǒng)任務(wù)可以將數(shù)據(jù)文件讀入寄存器組。endalways ( posedge clock) // print the following to alu. dat $fdisplay( alu_chann, acc= %h f=%h a=%h b=%h, acc, f, a, b)。// channel to both cpu. dat and alu. dat messages = cpu_chann | alu_chann。 alu_chann = $fopen( )。initialbegin cpu_chann = $fopen( )。? MCD可以看作由 32個(gè)標(biāo)志構(gòu)成的組，每個(gè)標(biāo)志代表一個(gè)單一的輸出通道。 MCD可以是一個(gè)表達(dá)式，但其值必須是一個(gè)32位的無符號(hào)整數(shù)。? 輸出信息到 log文件和標(biāo)準(zhǔn)輸出的四個(gè)格式化顯示任務(wù) ($display, $write, $monitor, $strobe）都有相對(duì)應(yīng)的任務(wù)用于向指定文件輸出。如果文件不能打開并進(jìn)行寫操作，它返回 0。 $fclose( MCD1)。 $fstrobe( MCD1, P1, P2, .., Pn)。 $fdisplay( MCD1, P1, P2, .., Pn)。 . . .integer MCD1。– 如果文件成功打開， MCD中的一位將被置位。– MCD是與文件唯一對(duì)應(yīng)的 32位無符號(hào)整數(shù)。缺省為十進(jìn)制。? $monitor參數(shù)列表的形式與 $display相同。只有新的 $monitor的參數(shù)列表中的信號(hào)被監(jiān)視，而前面的 $monitor的參數(shù)則不被監(jiān)視。但 $time,$stime,$realtime不能觸發(fā)。? $monitor和 $strobe一樣，顯示參數(shù)列表中信號(hào)的穩(wěn)定狀態(tài)值，也就是在仿真時(shí)間前進(jìn)之前顯示信號(hào)。監(jiān)示信號(hào)值 — $monitor? $monitor是唯一的不斷輸出信號(hào)值的系統(tǒng)任務(wù)。缺省為十進(jìn)制。? 可以用系統(tǒng)任務(wù) $monitoron和 $monitoroff控制持續(xù)監(jiān)視。? 在一個(gè)時(shí)間片中，參數(shù)表中任何信號(hào)發(fā)生變化， $monitor將在仿真時(shí)間前進(jìn)前顯示參數(shù)表的信號(hào)值。 data = 30。 $strobe($time, , data)。 $displayh($time, ,data, , flag)。 15 flag = 1。 reg [31: 0] data。? $display： 10 20? $strobe： 10 30module textio?？梢栽谝粋€(gè)格式化符前插入一個(gè) 0使 Verilog忽略開頭的零。時(shí)間以沒有前導(dǎo)零的十進(jìn)制形式輸出。? $write和 $strobe都支持多種數(shù)基，缺省為十進(jìn)制。也就是說 $strobe顯示穩(wěn)定狀態(tài)信號(hào)值，而 $display和 $write可以顯示信號(hào)的中間狀態(tài)值。? $strobe與 $display相同，不同的是在仿真時(shí)間前進(jìn)之前的信號(hào)值。 %h %o %d %b %c %s %v %m %t hex octal decimal binary ASCII string strength module time \t \n \\ \ \ 13 digit octal number %0d tab 換行 反斜杠 雙引號(hào) 上述的 ASCII表示 無前導(dǎo) 0的十進(jìn)制數(shù)格式符轉(zhuǎn)義符顯示信號(hào)值 — $write和 $strobe? $write與 $display相同，不同的是不會(huì)自動(dòng)換行。 $displayo (sig1, sig2, si