【正文】 39。實現(xiàn)該功能的部分 VHDL 程序如下： PROCESS(clkbaud8x,rst) 接受 PC 機的數(shù)據(jù) BEGIN IF (NOT rst =‘ 139。 接受模塊的完成上述功能的 VHDL 語句的有限狀態(tài)機 FSM（ finite state machine）流程圖如 46 所示 。 圖 45 采樣過程分析 在異步串口接受中，幀結(jié)構(gòu)起了至關(guān)重要的作用。因此，稍微靠近 A 點的 B點和 C 點是最佳采集時期。當(dāng)所用的開發(fā)系統(tǒng)的時鐘頻率和波特率不匹配就容易產(chǎn)生固定的頻差。 要保證異步通信的雙方準(zhǔn)確無誤的交換信息，必須有效控制采集通信線路上電平信號的時 機，根據(jù)時機選擇恰當(dāng)?shù)臅r機能夠使系統(tǒng)準(zhǔn)確穩(wěn)定。 接收端不斷檢測線路的狀態(tài)，若連續(xù)為 1后又檢測到一個 0，就知道發(fā)來一個新字符，應(yīng)馬上準(zhǔn)備接受。 END PROCESS。 END IF。139。 ELSIF(clk39。) THEN clkbaud8x = 39。 PROCESS(clk,rst) 分頻得到 16倍波特率的時鐘 BEGIN IF (NOT rst = 39。 END IF。 ELSE div_reg = div_reg + 0000000000000001。139。 ELSIF(clk39。139。 圖 44 波特率發(fā)生器的狀態(tài)機 實現(xiàn)波特率功能的部分 VHDL 程序如下： 空閑 狀態(tài) 配置 完畢 復(fù)位 完畢 計算時鐘分頻比 復(fù)位首發(fā)狀態(tài)機 復(fù)位握手信號線 位時鐘計數(shù)器清零 配置波特率控制寄存器 起始位 南昌航空大學(xué)學(xué)士學(xué)位論文 17 CONSTANT div_par : std_logic_vector(15 DOWNTO 0) := 0000000001001110。假定提供的外部時鐘位12MHZ，可以很簡單的通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器，然后用計數(shù)器的方式生成所需要的各種波特率，即分頻器，計算公式為： 12020000/9600*16。 UART 收發(fā)的每一個數(shù)據(jù)寬度都是波特率發(fā)生器輸出的時鐘周期的16 倍，即假定當(dāng)前按照 9600bit/s 進行收發(fā)，那么波特率發(fā)生器的輸出時鐘頻率應(yīng)該位 9600*16HZ，目的是為 在接受時進行精確地采樣，以提出異步的串行數(shù)據(jù)。 END PROCESS。 END IF。 END CASE。139。) then state_tras=state_tras+0001。 WHEN OTHERS= IF (clkbaud_tras=39。039。039。) then state_tras=0000。 when 1111 = IF (clkbaud_tras=39。 state_tras=state_tras+0001。139。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。139。 END IF。 state_tras = state_tras + 0001。) THEN txd_reg = 39。 ELSE IF (clkbaud_tras = 39。) THEN trasstart = 39。 ELSE CASE state_tras IS WHEN 0000 = 發(fā)送起始位 IF (NOT trasstart=39。 txd_buf=din。) THEN key_entry2 = 39。) THEN IF (key_entry1 = 39。) THEN State 0 State2 State 1 State 4 State 3 讀 8 位并行數(shù)據(jù) 輸出邏輯高電平 輸出邏輯低電平 輸出 8 位串行數(shù)據(jù) 輸出停止位 南昌航空大學(xué)學(xué)士學(xué)位論文 13 IF (NOT key_entry2 = 39。EVENT AND clkbaud8x = 39。039。 state_tras = 0000。039。139。139。 State 4 狀態(tài)：輸出停止位。 State 2 狀態(tài)：輸出起始位 State 1 和 State 2 可知，在第一位數(shù)據(jù)位之前，有一個從 1 到 0 的下跳變的過程。 圖 43發(fā)送模塊的有限狀態(tài)機 State 0 狀態(tài)：當(dāng) UART 被復(fù)位信號復(fù)位以后，狀態(tài)機將立刻進入這一狀態(tài)，在該狀態(tài)下都 8 位并行數(shù)據(jù)，并轉(zhuǎn)到 State 1。計數(shù)器計數(shù)滿一個波特率時鐘后，發(fā)出移位信號，發(fā)送下一位數(shù)據(jù)位；當(dāng) 8 位有效數(shù)據(jù)位發(fā)送完之后，轉(zhuǎn)入停止?fàn)顟B(tài)，發(fā)送停止位?？刂瓢l(fā)送器發(fā)送低電平開始位和有效數(shù)據(jù)位。 圖 41 UART傳輸字符幀格式 UART 的 功能 結(jié)構(gòu) 框圖 如圖 42 所示。 UART 接收 /發(fā)送的幀格式為： 1 個起始位、 8 個數(shù)據(jù)位、 1 個停止位和若干空閑位，這種格式是由起始位和停止位來實現(xiàn)字符的同步。 UART 模塊設(shè)計 UART 主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生 其、發(fā)送部分和接受部分組成。 Quartus II 設(shè)計軟件除了支持 Altera 的 APEX 20KE， APEX 20KC， APEX II，ARM 的 Excalibur 嵌入處理器方 案， Mercury， FLEX10KE 和 ACEX1K 之外，還支持 MAX3000A， MAX7000 系列乘積項器件。它是單芯片可編程系統(tǒng)設(shè)計的綜合性環(huán)境。結(jié)構(gòu)體包含了描述電路或系統(tǒng)行為的 VHDL 代碼。庫包含用于設(shè)計的所有庫，比如 IEEE、 STD、 WORK 等。 一個 VHDL 程序代碼包含實體（ ENTITY）、結(jié)構(gòu)體（ ARCHITECTURE）、配置（ CONFIGURATION）、程序包（ PACKAGE）、庫（ LIBRARY）等部分，其中配置和程序包是可選的。 （ 2）所有能被仿真的實體都具有結(jié)構(gòu)體描述，結(jié)構(gòu)體用于描述實體的結(jié)構(gòu)或行為。 VHDL 描述結(jié)構(gòu) VHDL 程序設(shè)計時常用的一些術(shù)語： （ 1）實體是 VHDL 設(shè)計中最基本的組成部分之一， VHDL 表達的設(shè)計均與實體南昌航空大學(xué)學(xué)士學(xué)位論文 10 有關(guān)，是設(shè)計中最基本的構(gòu)造塊。符合市場需求的大規(guī)模系統(tǒng)高效、快速的完成必須有多人甚至多個開發(fā)組進行工作才能實現(xiàn)。 （ 3） VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型到門級電路，其高層次的行為描述可以與低層次的寄存器傳輸級（ Register Transfer Level,RTL）描述和機構(gòu)描述混合使用，還可以自定義數(shù)據(jù)類型，給編程人員帶來較大的自由和方便。 在描述硬件的結(jié)構(gòu)和行為中， VHDL 具有如下幾個特點： （ 1） VHDL 語言支持自頂向下（ Topdown）的設(shè)計方法，還支持同步電路、一部電路、 FPGA/CPLD 以及其他隨機電路的設(shè)計。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或 一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言 。當(dāng) OE 輸入高電 平 時，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。下降沿啟動 A／ D 轉(zhuǎn)換，之后 EOC 輸出信號變低，指示轉(zhuǎn)換正在進行。此地址經(jīng)譯碼選通 8 路模擬輸入之一到比較器。 GND：地。 REF（ +）、 REF（ ）：基準(zhǔn)電壓。 CLK：時鐘脈沖輸入端。 南昌航空大學(xué)學(xué)士學(xué)位論文 8 OE：數(shù)據(jù)輸出允許信號，輸入，高電平有效。 START： A／ D 轉(zhuǎn)換啟動信號，輸入，高電平有效。 21～ 28： 8 位數(shù)字量輸出端。下面說明各引腳 功能。 6）工作溫度范圍為 40～＋ 85 攝氏度 7）低功耗，約 15mW。 2）具有轉(zhuǎn)換起停 控制端。其內(nèi)部有一個 8 通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通 8 路模擬輸入信號中的一個進行 A/D 轉(zhuǎn)換。 在帶內(nèi)傳輸中，將串行比特流轉(zhuǎn)換為計算機可以處理的字節(jié)。它提供給計算機 RS232C 數(shù)據(jù)終端設(shè)備（ DTE）接口，這樣它就可以與調(diào)制解調(diào)器和其 他的串行設(shè)備進行對話并交換數(shù)據(jù)了。例如資料傳送速率為 120 字符 /秒，而每一個字符為 10位，則其傳送的波特率為 10 120＝ 1200 字符 /秒＝ 1200 波特。 波特率 ： 是衡量資料傳送速率的指針?？梢允?1位、 位、 2 位的高電平。 奇偶校驗位 ： 資料位加上這一位后，使得“ 1”的位數(shù)應(yīng)為偶數(shù) (偶校驗 )或奇數(shù) (奇校驗 )，以此來校驗資料 傳送的正確性。通常采用 ASCII 碼。 資料位 ： 緊接著起始位之后。 UART 基本可分為并口通信及串口通信兩種。包含了 RS－ 23 RS－ 42 RS－ 485 串口通信和紅外 (IrDA) 等等。而通信協(xié)議，是屬于通信網(wǎng)絡(luò)中的數(shù)據(jù)鏈路層（上一層）的概念。 而 RS23 RS49 RS42 RS422 和 RS485 等，是對應(yīng)各種異步串行通信口的接口標(biāo)準(zhǔn)和總線標(biāo)準(zhǔn)，它規(guī)定了通信口的電氣特性、傳輸速率、連接特性和接口的機械特性等內(nèi)容。按慣例，使用 16個采樣值的中間三個值。 由于接收器、發(fā)送器異步工作，無需聯(lián)接接收和發(fā)送時鐘。 UART 鏈接典型為 38400， 9600 波特 。 UART 工作原理 UART 協(xié)議是實現(xiàn)設(shè)備之間低速 數(shù)據(jù)通信的