eda課程設計82159先進先出fifo資料緩沖器-文庫吧資料
2025-07-05 07:13本頁面
【正文】 仿真圖 緩存器硬件測試 按照軟件用法中的步驟將程序導入實驗箱上，接通電源，用按鍵來控制它的脈沖輸入，用撥碼開關來控制它的輸入序列，用發(fā)光二極管作為它的輸出，以觀察燈的的變化來觀察FIFO的輸出。用前面所介紹的方法，在該工程下再建一原理圖作為頂層，將所需的元件按照要求進行連線，加入輸入輸出處端口并改名。同理，將分頻器生成元件，供頂層原理圖使用。D觸發(fā)器的程序見附錄，： 消抖模塊原理圖 分頻電路為了配合消抖電路，取延時為5ms，即使得采樣頻率為5ms，由此根據f=1/T，算得脈沖頻率為200Hz，而實驗箱上提供的是20M的時鐘頻率，故要對時鐘進行分頻。本課題中用2個D觸發(fā)器和一個2輸入與門聯(lián)合實現(xiàn)。軟件消抖的方法為：在檢測出鍵閉合保持后執(zhí)行一個延時程序，產生5ms~10ms的延時，讓前延抖動消失后再一次檢測鍵的狀態(tài)，如果仍保持閉合狀態(tài)電平，則確認真正有鍵按下。抖動時間的長短由按鍵的機械特性決定，一般為5ms~10ms。為了保證數據輸入順序與數據輸出順序完全相同，要保證每按鍵一次只產生一個脈沖。編寫的程序見附錄。data_out：用于輸出數據的通道。clk：脈沖控制輸入，控制數據的寫入和讀出。當寫入第一個數據時，數據存入0寄存器，同時寫指針加1，指向下一個寄存器，準備接受下一個將被寫入的數據。writey：控制輸入通道，當其為‘1’時，輸入通道打開，可以進行寫操作。 各部分模塊 本設計共由三個部分組成：先入先出緩存器、消抖模塊、分頻器。初始狀態(tài)讀寫指針都指向0號數寄存器（共8個）。 FIFO連接模式3 先進先出緩存器設計先進先出法是指根據先入庫先發(fā)出的原則，對于輸出的數據以先輸入存儲器的數據為依據。怎樣判斷FIFO的滿/空就成了FIFO設計的核心問題。為了保證數據正確的寫入或讀出，而不發(fā)生益處或讀空的狀態(tài)出現(xiàn)，必須保證FIFO在滿的情況下，不能進行寫操作。異步FIFO是指讀寫時鐘不一致，讀寫時鐘是互相獨立的。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘。 讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續(xù)的。讀完后自動加1?！ 憰r鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數據。 空標志：FIFO已空或將要空時由FIFO的狀態(tài)電路送出的一個信號，以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數據而造成無效數據的讀出（underflow）。在FIFO實際工作中，其數據的滿/空標志可以控制數據的繼續(xù)寫入或讀出。一般來說根據電路的具體情況，在兼顧系統(tǒng)性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了?！ IFO的深度：THE DEEPTH，它指的是FIFO可以存儲多少個N位的數據（如果寬度為N）。另外對于不同寬度的數據接口也可以用FIFO，例如單片機位8位數據輸出，而DSP可能是16位數據輸入，在單片機與DSP連接時就可以使用FIFO來達到數據匹配的目的。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數據采集、高速數據處理、高速數據傳輸以及多機處理系統(tǒng)中得到越來越廣泛的應用。 FIFO( First In First Out)簡單說就是指先進先出。2. 掌握QuartusⅡ的操作和使用方法。信號rdptclr和wrptclr復位讀寫指針指向FIFO的第一個寄存器。進一步加強對QuartusⅡ的應用和對VHDL語言的使用。另外，VHDL還有以下優(yōu)點：VHDL的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心轉移到了系統(tǒng)功能的實現(xiàn)和調試上，只需要花較少的精力用于物理實現(xiàn)；VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結果的交流、保存和重用；VHDL的設計不依賴于特定的器件，方便了工藝的轉換。CPLD/FPGA器件更廣泛的應用及廠商間的競爭，使得普通的設計人員獲得廉價的器件和EDA軟件成為可能。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。EDA技術就是以計算機為工具，在EDA軟件平臺上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作[1]。推動該潮流迅速發(fā)展的決定性因
數學相關推薦
鄂ICP備17016276號-1