【正文】 的應用系統(tǒng)。：SDRAM控制器內(nèi)核提供一個連接片外SDRAM芯片的Avalon接口。該標示符被寫入System id寄存器中，供編譯器和用戶辨別所運行的程序是否與目標系統(tǒng)匹配。本設計使用的Timer具體配置如圖3 2所示。它可以作為系統(tǒng)的周期性時鐘源；也可以作為一個計時器，測定事件發(fā)生的時間；還可以對外輸出周期性脈沖或作為“看門狗”來使用。本系統(tǒng)的JTAGUART內(nèi)核的配置讀寫FIFO的緩沖深度都選用64字節(jié)，中斷請求起點8字節(jié)。與UART設備不同的是，JTAGUART是通過JTAG接口來傳輸數(shù)據(jù)的。PLL鎖相環(huán)模塊的添加，使外部存儲器與芯片時序同步，同時將芯片的工作時序提高到80MHZ提高了系統(tǒng)的性能，這是單片機所不能實現(xiàn)的。本設計使用的配置為芯片速度級別6級輸入時鐘50MHZ；輸出使用C0,C1兩個輸出時鐘，均倍頻到80MHZ，占空比為50%；Avalon接口屬性中，locked output屬性選擇Export。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。PLL用于振蕩器中的反饋技術。NIOS II軟核的配置，類型選用經(jīng)濟型(Nios II/e)，指定中斷和復位寄存器（片外SDRAM）；片上RAM/ROM信息以及CPU的Cache信息使用缺省配置；JTAG模式選擇層級1。此外，在定制中，本系統(tǒng)還加入了并行輸入/輸出口（PIO）、定時器（Timer），以及可提供PWM信號的用戶自定義外設。Nios II處理器作為實現(xiàn)控制的中央處理器，它的特點之一就是Avalon總線，這是連接片上處理器和其他模塊的一種簡單的總線協(xié)議，它規(guī)定了主設備和從設備之間進行連接的端口和通信時序。圖3–1 系統(tǒng)主體框架及接口示意圖由圖31可以看出，除了與控制對象直接連接的電路外，其余電路都可以集成到一個FPGA芯片當中，同時我們使用了Nios II軟核作為主控制器，完全體現(xiàn)了FPGA集成度高、靈活性強、擴展性好的特點，同時相比較于現(xiàn)在比較成熟的單片機PWM控制系統(tǒng)來說，利用FPGA芯片構(gòu)成的系統(tǒng)，集成度更高、運算速度更快、處理精度更高、外圍電路更簡單，對于設計人員來說，利用FPGA芯片可以大大縮短設計開發(fā)的時間。同時，部分模塊給出了時序仿真結(jié)果，用以驗證設計思想。 本章小結(jié)本章講解了PWM直流電機控制系統(tǒng)設計所基于的基本原理技術，說明了PWM技術、驅(qū)動電路的基本原理，闡述了系統(tǒng)閉環(huán)控制的基本思想，以及控制器所利用的Avalon總線技術的基本情況。這里的硬件設計是指用硬件描述語言HDL來描述和仿真硬件邏輯的組成。，并分發(fā)給其他設計者。 Builder system，里面含有一個或多個該元件。，就要寫元件的驅(qū)動軟件。 II系統(tǒng)中。，則規(guī)劃訪問該硬件的應用程序接口。一般來說，一個元件由描述元件邏輯的硬件描述文件、軟件文件以及元件的描述文件三部分組成。 基于Avalon總線自定義外設概述定制用戶外設有兩種可行的方法：一種是SOPC Builder提供的元件編輯器在圖形用戶界面下將用硬件描述語言描述的用戶邏輯封裝成一個SOPC Builder元件；另一種是在Altera提供的元件的基礎上來修改。，減少片內(nèi)邏輯資源的占用。具體動態(tài)地址對齊使具有不同數(shù)據(jù)寬度的Avalon外設能輕松地進行接口，設計時無需特殊的考慮。這樣就簡化了Avalon接口的時序行為，而且偏于集成高速外設。，支持不是2的偶數(shù)冪的數(shù)據(jù)寬度。其顯著特性有：、數(shù)據(jù)、控制線，提供與偏上邏輯的最簡單的接口。Avalon接口還定義了一組信號類型，包括這些信號的行為以及所支持的傳輸類型。Avalon接口定義了Avalon交換結(jié)構(gòu)與Avalon外設之間的連接。Avalon交換結(jié)構(gòu)支持多種系統(tǒng)體系結(jié)構(gòu)，可實現(xiàn)數(shù)據(jù)在外設與性能最佳數(shù)據(jù)通道之間的無縫傳輸。Avalon交換結(jié)構(gòu)能進行多路數(shù)據(jù)同時處理，實現(xiàn)無與倫比的系統(tǒng)吞吐量。如果多個主機試圖同時接入總線，總線仲裁器會根據(jù)一套固定的仲裁規(guī)則，分配總線資源給某個主機。傳統(tǒng)總線結(jié)構(gòu)中，單個總線仲裁器控制總線主機和從機之間的通信。Avalon交換式總線定義的內(nèi)聯(lián)線的策略使得任何一個Avalon總線上的主外設都可以與任何一個從外設溝通。Avalon交換式總線的整個生成過程都由SOPC Builder自動完成。SOPC Builder利用最少的FPGA資源，產(chǎn)生新的最佳Avalon交換式結(jié)構(gòu)。 直流電機控制器的組成 Avalon總線結(jié)構(gòu)概述Avalon交換式總線是由Altera公司開發(fā)的一種專用的內(nèi)部連線技術。 閉環(huán)控制的基本實現(xiàn)方法對于利用霍爾傳感器得到的反饋信號，其信號是一個標準的正弦波，對于信號要先進行處理，信號整形電路我們直接使用施密特觸發(fā)器就可以，利用施密特觸發(fā)器的整形功能，將得到的信號整理成標準的單極性脈沖信號，然后將該信號傳送到FPGA芯片中，經(jīng)過分頻、去抖，用頻率計測出信號的頻率，就的得到了電機的轉(zhuǎn)速信息，測出的頻率進行后續(xù)的處理，完成閉環(huán)控制。兩種方法都是比較有效地方法，只是反饋信號產(chǎn)生的裝置位置不同，一般來說霍爾效應傳感器安裝在電樞后端，即與電動機是一體的，不會增加電樞的負載；光電開關由于遮光板的使用，必須將遮光板安放在電樞主軸的外延部分，變相的增加了電動機的負載，同時碼盤（打孔的遮光板）的制造精度要求很高，大大增加了成本。光電開關一般是由發(fā)光二極管、光敏晶體管以及遮光片組成?；魻杺鞲衅鞯姆答佋硎峭ㄟ^傳感器來檢測轉(zhuǎn)子的位置，并產(chǎn)生一個正比于磁感應強度的信號，該信號當磁場為零時輸出為1/2電源電壓，輸出穩(wěn)定性可以達到1mT左右。反饋信號的獲得有以下兩種途徑：。(a) (b)(c) (d)圖 2–4 單極性可逆PWM模式中的等效電路(a) 電動狀態(tài) (b) 電動續(xù)流狀態(tài) (c) 能耗制動狀態(tài) (d) 再生制動狀態(tài) 直流電機閉環(huán)控制系統(tǒng)的組成 閉環(huán)控制的基本思想閉環(huán)控制的目的是為了增加系統(tǒng)的穩(wěn)定性，PWM直流控制時，電樞兩端的電壓一直在改變，根據(jù)占空比得到的電壓只是理想狀態(tài)下的平均值，所以電樞電壓在一定范圍內(nèi)波動，閉環(huán)控制的添加，使得PWM信號的占空比也根據(jù)反饋在一定范圍內(nèi)改變，進而改變電樞兩端電壓，減小電樞電壓的波動，從而提高系統(tǒng)的穩(wěn)定性。電機在正常運行時，可能只存在前兩個狀態(tài)。如果存在上述的能耗制動狀態(tài)，則在VV4的PWM變?yōu)楦唠娖胶?，電樞兩端電壓重新為U。等效電路如圖24c所示。如果電動機續(xù)流結(jié)束，但PWM信號依然沒有變化，即VV3維持關斷而VV4維持飽和導通，此時電動機在反電動勢的作用下，產(chǎn)生一個反方向的電流回路。電動機處于電動的續(xù)流狀態(tài)，等效電路如圖24b所示。此時電樞兩端所作用電壓為零。狀態(tài)2：電動續(xù)流狀態(tài)。由于V3關斷，V4恒通，在V1的PWM信號為高電平時，功率管VV4飽和導通而VV3關斷，電樞兩端所加電壓為U。電機共有四種可能的運行狀態(tài)。實際上，當一側(cè)的控制信號是相反極性PWM信號時，另一側(cè)的控制信號也可以使上橋臂恒通而下橋臂關斷，電動機的轉(zhuǎn)向不同。單極性可逆PWM模式實現(xiàn)的基本方法是：當轉(zhuǎn)速給定信號為正時，一側(cè)的上、下橋臂控制信號是相反極性的雙極性PWM信號或互補的單極性PWM信號，而另外一側(cè)的控制信號是下橋臂恒通而上橋臂關斷；當轉(zhuǎn)速給定信號為負時兩側(cè)的信號互換 [7][8]?？赡嬷绷鱌WM控制中的H橋電路如圖23 所示。直流電動機的可逆PWM控制，即電動機的雙向控制，基本電路拓撲結(jié)構(gòu)包括T型半橋電路和H橋電路?，F(xiàn)在比較成熟的技術有MOS門功率器件構(gòu)成的驅(qū)動電路和IGBT的專用驅(qū)動集成電路，本設計使用的驅(qū)動電路是L298N專用集成電路，屬于MOS門功率器件構(gòu)成的驅(qū)動電路。改變占空比能夠相應地改變平均電壓，也就實現(xiàn)了直流電動機的調(diào)壓調(diào)速。可由公式21來表示： Uav=U =αU （2—1）式21中，α為占空比，也就是導通時間ton與脈沖周期T之比，α=。開關S1重復動作時，在電動機電樞兩端就形成了一系列的電壓脈沖波形，如圖22所示。直流PWM調(diào)速控制電路如圖21所示，可控開關S1以固定的周期重復的接通和斷開。具體調(diào)制時，功率器件工作在開關飽和導通狀態(tài)，通過改變功率器件的驅(qū)動脈沖信號的開通與關斷的時間，來改變加在負載兩端的平均電壓的大小。 。占空比是接通時間與周期之比；調(diào)制頻率為周期的倒數(shù)。只要帶寬足夠，任何模擬值都可以使用PWM進行編碼。電壓或電流源是以一種通(ON)或斷(OFF)的重復脈沖序列被加到模擬負載上去的。通過高分辨率計數(shù)器的使用，方波的占空比被調(diào)制用來對一個具體模擬信號的電平進行編碼。它是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術，廣泛應用于測量，通信，功率控制與變換等許多領域。其次，對控制器設計中使用的Avalon總線結(jié)構(gòu)以及基于的Avalon總線的自定制外設進行了簡要的說明。第2章 PWM直流電機控制系統(tǒng)設計原理本章主要闡述了PWM技術的基本原理和電機驅(qū)動電路選擇的理論依據(jù)。 II軟核的控制系統(tǒng)的構(gòu)架，確定整體片上系統(tǒng)，完成運動控制系統(tǒng)FPGA硬件邏輯設計。由于今后發(fā)展具有不確定性，因此，設計人員必須能夠更改其設計，加入多個CPU，定制指令集及硬件加速器，以達到新的性能目標，而Nios II處理器能滿足以上要求。采用Nios II處理器，用戶將不會局限于預先制造的處理器技術，而是根據(jù)自己的要求定制處理器，按照需要選擇合適的外設、存儲器和接口。由于處理器是軟核形式，具有很大的靈活性，可以在多種系統(tǒng)設置組合中即興選擇，滿足成本和功能要求。SOPC方案構(gòu)成途徑有基于FPGA嵌入IP硬核的SOPC系統(tǒng)、基于FPGA嵌入IP軟核的SOPC系統(tǒng)和基于HardCopy 技術的SOPC系統(tǒng)三種。SOPC結(jié)合了ASIC和FPGA各自的優(yōu)點，其基本特征：，至少包含一個以上的嵌入式處理器核(軟核或硬核)。它將處理器、存儲器、I/O口、LVDS、CDR等系統(tǒng)設計需要的功能模塊集成到一個可編程器件上，構(gòu)成一個可編程的片上系統(tǒng)[4]。：下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。：產(chǎn)生一反標文件，供給后續(xù)的時序仿真使用。前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能否滿足原設計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關的器件延遲、連線延時等時序參數(shù)，并在此基礎上進行的仿真稱為后仿真，它是接近真實器件運行的仿真。配置器件時序分析時序仿真必要的修改設計輸入必要的修改功能仿真設計綜合設計實現(xiàn)位流文件報告文件仿真網(wǎng)表圖 1–1 FPGA基本開發(fā)流程：從廣義上講，設計驗證包括功能與時序仿真和電路驗證。：綜合，就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，通過計算機進行優(yōu)化處理，獲得一個能滿足上述要求的電路設計方案。具體設計流程如圖11所示：：FPGA設計一般基于某種EDA軟件的開發(fā)，設計輸入就是設計人員將所要設計的系統(tǒng)或電路以開發(fā)軟件要求的形式表示出來，目前比較流行的做法是采用硬件描述語言(HDL)用文本的形式來描述設計。硬件設計和軟件設計可以同時進行。在上述過程完成以后，考慮系統(tǒng)功能和性能的可擴展性，確定器件型號。根據(jù)系統(tǒng)設計的要求，對系統(tǒng)時序和時鐘速率進行考察和估計，可以確定所需器件的速度級別。在確定系統(tǒng)功能并劃分功能模塊之后，根據(jù)不同的結(jié)構(gòu)和算法，確定不同的資源消耗。 FPGA開發(fā)基本流程FPGA系統(tǒng)設計流程包括硬件和軟件設計流程。 II嵌入式處理器。，支持RSDS、miniLVDS、LVPECL和LVDS，數(shù)據(jù)速率接收端最高達805Mbps，發(fā)送端最高633Mbps。，用于片內(nèi)和片外系統(tǒng)時鐘管理。18用于嵌入式處理器的低成本數(shù)字信號處理（DSP）應用。Cyclone II FPGA系列是低成本系列FPGA，其功能包括：，用于高密度應用。其中，Cyclone II系列芯片是最新推出的產(chǎn)品系列。 Cyclone II系列FPGA簡介Cyclone II系列FPGA芯片是ALTERA公司的產(chǎn)品。因此，F(xiàn)PGA的使用非常靈活。當需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 ，功耗低，可以與CMOS、TTL電平兼容。 ／O引腳。FPGA的基本特點主要有： ，用戶不需要投片生產(chǎn)，就能得到可用的芯片。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。ASIC作為最終的物理平臺，容納了用戶通過EDA技術將電子用系統(tǒng)的既定功能和技術指標具體實現(xiàn)的硬件實體。因此EDA技術為現(xiàn)代電子理論和設計的表達與實現(xiàn)提供了可能性。因此，EDA技術便是這兩者的結(jié)合[2]。 FPGA概述 EDA簡介在現(xiàn)代高新電子產(chǎn)品的設計和生產(chǎn)中，微電子技術和現(xiàn)代電子設計技術是相互促進、相互推動又相互制約的兩個技術環(huán)節(jié)。而在PWM控制中，由于脈沖頻率固定，通過頻率選擇不但可以克服上述問題，而且有利于消除系統(tǒng)中由于功率器件開關所導致的固定頻率的電磁干擾。在頻率較低時，往往人耳所感覺到的電磁噪聲較高；而在頻率較高時，會導致功率器件開關損耗的增加，而且還存在功率器件關斷速度的限制。另一種方式是將脈沖信號的導通寬度固定，通過改變開關頻率及周期T來改變負載的平均電壓，這就是脈沖頻率調(diào)制（PFM）。改變脈沖信號的開通、關斷時間有兩種基本