基于cpld的幅頻均衡器課程設(shè)計畢業(yè)論文-文庫吧資料
2025-06-24 15:40本頁面
【正文】 556572592616632F/Hz420044004600480050005200540056005800V3/mV668692712744768784800824832F/Hz620064006600680070007200740076007800V3/mV87289691293694497698410101020F/Hz8200840086009000920094009600980010000V3/VF/Hz105001100012000125001300013500140001450015000V3/VF/Hz155001600017000175001800018500190001950020000V3/V圖32結(jié)果分析：，輸出信號幅度最小為368m，最大衰減為20*log（）=，達到題中所要求的10dB的衰減。結(jié)果：經(jīng)測試， 通頻帶電壓幅度波動在177。結(jié)果：經(jīng)測試。并行FIR 濾波器具有速度快、易于設(shè)計的特點，但濾波器階數(shù)較高時需要占用大量的資源，采用串行優(yōu)化算法可減少資源占用量。圖中，h[N] 是濾波器系數(shù)，N 是濾波器階數(shù)。鑒于開關(guān)電容濾波器具有陡峭的衰減特性，選用8 階低通橢圓濾波器MAX297，能較好地濾除高頻噪聲。選用高速、12位的DAC904，其最高更新速率達165Msps，功耗低至170mW。 二 D/A 轉(zhuǎn)換電路設(shè)計由于通頻帶內(nèi)輸出波形的電壓幅度波動在177。LTC1414電路圖D/A轉(zhuǎn)換器則選擇TI公司的14位數(shù)模轉(zhuǎn)換器DAC904。選取高精度14 位并行A/D 轉(zhuǎn)換器LTC1414，其最高采樣速率為200ksps，輸入電壓范圍為177。最終我們設(shè)定采樣頻率為最高頻率分量的4 倍，即80kHz。采集信號的頻率范圍為20Hz~20kHz，為防止頻譜混疊，采樣速率應(yīng)大于奈奎斯特頻率。受數(shù)字濾波器階數(shù)限制我們選擇A/D轉(zhuǎn)換頻率為100kHz，由于要進行數(shù)字幅頻均衡，因此前端輸出的模擬信號要經(jīng)過AD轉(zhuǎn)換，轉(zhuǎn)換成14位的數(shù)字信號送給FPGA進行處理。題目要求幅頻均衡器通帶范圍以10kHz為基準起伏在177。數(shù)字幅頻均衡器由A/D轉(zhuǎn)換器、FPGA及D/A轉(zhuǎn)換器構(gòu)成。另外，由于理想濾波器的沖擊響應(yīng)是無限長的，不可實現(xiàn)的，我們只能通過有限長逼近。綜合考慮FPGA的系統(tǒng)資源、運算時間與逼近誤差，我們設(shè)置FIR濾波器的階數(shù)為684 階。在MATLAB 中，調(diào)用remez函數(shù)即可實現(xiàn)。 FIR 濾波器系
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