【正文】 explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛筆試題circuit ）2說明mos一半工作在什么區(qū)。（仕蘭微面試題目）1半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）1描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）1解釋latchup現(xiàn)象和Antenna effect和其預(yù)防措施.（未知）什么叫Latchup?（科廣試題）2什么叫窄溝效應(yīng)? （科廣試題）2什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目）2硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）2畫出CMOS晶體管的CROSSOVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。（仕蘭微面試題目）1列舉幾種集成電路典型工藝。1請簡述一下設(shè)計后端的整個流程？（仕蘭微面試題目）1是否接觸過自動布局布線？請說出一兩種工具軟件。 eesoft : hp3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進行再仿真。 Modlesim模擬電路仿真工具： VSS NCvhdl VHDL : MENTOR SYNOPSYS Verolog： CADENCE MENTOR RENIOR圖形輸入:（威盛）1集成電路前段設(shè)計流程，寫出相關(guān)的工具。（未知）從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.（未知）Asic的design flow。（仕蘭微面試題目）簡述FPGA等可編程邏輯器件設(shè)計流程。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。（未知）答案：FPGA是可編程ASIC。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如： IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。 SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。（仕蘭微電子） 7sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9 －14b)，問你有什么辦法提高refres0824h time，總共有5個問題，記不起來了。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。（飛利浦－大唐筆試） 7用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（威盛） 7用FSM實現(xiàn)101101的序列檢測模塊。（未知） 7設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計工程中可使用的工具及設(shè)計大致過程。（揚智電子筆試） 7設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。（威盛VIA 上海筆試試題） 6描述一個交通信號燈的設(shè)計。（未知） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。 endmodule 6請用HDL描述四位的全加法器、5分頻電路。 always (posedge clk or posedge res0824et) if(res0824et) q = 0。 output q。 input res0824et。 module dff8(clk , res0824et, d, q)。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 assign in = ~out。 always ( posedge clk or posedge res0824et) if ( res0824et) out = 0。 wire in。 input clk , res0824et。 else q = d。 reg [7:0] q。 input [7:0] d。 input clk。（南山之橋） 6寫異步D觸發(fā)器的verilog module。（南山之橋） 5用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（華為） 5請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設(shè)計一個1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知） 5用D觸發(fā)器做個4進制的計數(shù)。（未知） 5latch與register的區(qū)別,。（新太硬件面試） 4簡述latch和filpflop的異同。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（揚智電子筆試） 4用邏輯們畫出D觸發(fā)器。（未知） 4用波形表示D觸發(fā)器的功能。（華為） 給出兩個門電路讓你分析異同。 3給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。（仕蘭微電子） 3利用4選1實現(xiàn)F(x,y,z)=xz yz’。（科廣試題） 3用邏輯們和cmos電路實現(xiàn)ab cd。（威盛VIA 上海筆試試題）3用一個二選一mux和一個inv實現(xiàn)異或。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛） 2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel of PMOS and NMOS and explain? 2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 2用mos管搭出一個二輸入與非門。（未知） 2卡諾圖寫出邏輯表達使。（上海筆試試題） 給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（威盛VIA 2 上海筆試試題） 1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。（仕蘭微電子） 1用運算放大器組成一個10倍的放大器。（凹凸） 1