微型計(jì)算機(jī)技術(shù)課后習(xí)題答案-文庫(kù)吧資料
2025-05-05 07:00本頁(yè)面
【正文】 多少根地址線？ 4KB的存儲(chǔ)系統(tǒng) 最少需要多少根地址線？ 解：① L=512， J=4， M=4 1024， N=8 S=(4 1024/512) (8/4)=16 故構(gòu)成所要求的存儲(chǔ)系統(tǒng) , 需要 16片 RAM芯片。 (4)64K 1bRAM構(gòu)成 256KB的存儲(chǔ)系統(tǒng)。 (3)2K 4bRAM構(gòu)成 64KB的存儲(chǔ)系統(tǒng)。 (2)1024 1bRAM構(gòu)成 128KB的存儲(chǔ)系統(tǒng)。 解：① L=512， J=4， M=16 1024， N=8 S=(16 1024/512) (8/4)=64 故構(gòu)成所要求的存儲(chǔ)系統(tǒng) , 需要 64片 RAM芯片。 習(xí) 題 用下列芯片構(gòu)成存儲(chǔ)系統(tǒng)，各需要多少 RAM芯片？ 需要多少位地址作為片外地址譯碼？ 設(shè)系統(tǒng)為 20位地址線，并采取全譯碼方式。 (3)將存儲(chǔ)芯片組成奇偶存儲(chǔ)體、并分配地址。 (2)每個(gè)存儲(chǔ)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián) , 接在 CPU的相應(yīng)總線上： ① 偶存儲(chǔ)片由 A0選通，數(shù)據(jù)線接 CPU的 D0～ D7 。 ③ BHE低電位選中 奇存儲(chǔ)體 輸入 /出 該字 的 高 8位數(shù)據(jù)。 0 1 CPU A0~A18 A0~A18 偶存儲(chǔ)體 奇存儲(chǔ)體 低 8位 高 8位 8086與奇偶存儲(chǔ)體連接圖 高 8位數(shù)據(jù) 低 8位數(shù)據(jù) ② A0低電位選中 偶存儲(chǔ)體， 輸入 /出 該字 的 低 8位數(shù)據(jù)； ① CPU的 A1~A19與 奇偶存儲(chǔ)體 的 A0~A18對(duì)應(yīng)相連， 同時(shí) 選通 某字 對(duì)應(yīng)的高、低字節(jié)存儲(chǔ)單元 。 16位微機(jī)的奇偶存儲(chǔ)體 將 1MB內(nèi)存空間 (00000H~FFFFFH)分為兩部分： ②偶存儲(chǔ)體 — 同 CPU低 8位數(shù)據(jù)線 D0～ D7相連，由 A0 作片選， A0=0時(shí)選中； ③奇存儲(chǔ)體 — 同 CPU高 8位數(shù)據(jù)線 D8～ D15相連， BHE 作片選，當(dāng) BHE=0時(shí) 選中。 (3)每個(gè)存儲(chǔ)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián) , 接在 CPU的相應(yīng)總線上； (4)按存儲(chǔ)芯片分配的地址 , 將 CPU未接的高位地址 , 通過(guò)相應(yīng)譯碼器產(chǎn)生各個(gè)芯片的片選信號(hào)，以 實(shí)現(xiàn)各個(gè)芯片占據(jù)不同的地址段。 第 4章 存儲(chǔ)器接口的基本技術(shù) 基本知識(shí) A19 …… A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1111 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 32K 16K 8K 4K 2K 1K 512 256 128 64 32 16 8 4 2 1 512K 存儲(chǔ)器設(shè)計(jì)時(shí)確定存儲(chǔ)芯片數(shù)的一般方法： 若已有存儲(chǔ)芯片的容量為 L J bit，要構(gòu)成容量為 M N bit的存儲(chǔ)器，需要的芯片數(shù) S為： S =（ M / L） （ N / J） 8位微機(jī)應(yīng)用系統(tǒng)中的存儲(chǔ)器設(shè)計(jì)要點(diǎn)： (1)按給定要求選擇主要芯片 。 存儲(chǔ) 芯片的 存儲(chǔ)容量 由其地址線數(shù) N和數(shù)據(jù)線數(shù)決定 : 2N 數(shù)據(jù)線數(shù) 。總線周期至少包括 4個(gè)時(shí)鐘周期即 T T T3和 T4，處在這些基本時(shí)鐘周期中的總線 狀態(tài)稱為 T狀態(tài)。 — 總線周期 CPUJ時(shí)鐘脈沖的重復(fù)周期稱為時(shí)鐘周期，時(shí)鐘周期是 CPU的時(shí) 間基準(zhǔn)。 答： 執(zhí)行一條指令所需要的時(shí)間稱為指令周期包括取指令、譯碼和 執(zhí)行等操作所需的時(shí)間。 在寫周期中，如果在 T3周期內(nèi)，被訪問(wèn)的內(nèi)存單元或 I／ O端口 還不能把數(shù)據(jù)總線上的 數(shù)據(jù)取走，則必須在 T3之后插入等待周期 Tw，這時(shí) WR*控制信號(hào)仍為有效低電平。 ③ 在讀周期中，數(shù)據(jù)信息一般出現(xiàn)在 T2周期以后，雙重總線 AD0～ AD15上的地址信息有效和數(shù)據(jù)信息有效之間有一段高阻態(tài)， 因?yàn)?AD0～ AD15上的數(shù)據(jù) , 必須在存儲(chǔ)芯片 (或 I／ O 接口 )的存取 時(shí)間后才能出現(xiàn)。 8086的讀周期時(shí)序和寫周期時(shí)序的區(qū)別有哪些 ? 答： 讀操作與寫操作的主要區(qū)別為： ① DT/R*控制
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