計(jì)算機(jī)組成原理簡答題-文庫吧資料
2025-01-16 08:39本頁面
【正文】 準(zhǔn)設(shè)計(jì)一些新插件。整個(gè)系統(tǒng)結(jié)構(gòu)清晰，連線少，底板連線可以印刷化。從硬件的角度看，由 總線接口代管了專門的 I/O 接口，由總線規(guī)范給出了傳輸線和信號的規(guī)定，并對存儲器、 I/O 設(shè)備和 CPU 如何掛在總線上都作了具體的規(guī)定，所以，對于面向總線的微型計(jì)算機(jī)設(shè)計(jì)，只要按照這些規(guī)定制作 CPU 插件、存儲器插件以及 I/O 插件等，將它們連入總線即可工作，而不必考慮總線的詳細(xì)操作。 16. 說明總線結(jié)構(gòu)對計(jì)算機(jī)性能的影響。 多總線結(jié)構(gòu)：多總線系統(tǒng)結(jié)構(gòu)是通過橋， CPU 總線，系統(tǒng)總線和高速總線彼此相連，各大部件的信息傳送不是通過系統(tǒng)總線。 缺點(diǎn)：由于全部系統(tǒng)部件都連接在一組總線上，所以總線的負(fù)載很重，可能使其吞吐量達(dá)到飽和甚至不能勝任的程度。 優(yōu)點(diǎn)：允許 I/O 設(shè)備之間或 I/O 設(shè)備與內(nèi)存之間直接交換信息，只需 CPU 分配總線使用權(quán)，不需要 CPU 干預(yù)信息的交換。 15. 單總線、多總線結(jié)構(gòu)的性能特點(diǎn)。 時(shí)間特性 :定義了每根線在什么時(shí)間有效。 電氣特性：定義每一根線上信號的傳遞方 向及有效電平范圍。 物理特性：指總線的物理連接方式，包括總線的根數(shù)，總線的插頭、插座的形狀，引腳線的排列方式等。 (3)I/O 總線：中、低速 I/O 設(shè)備之間互相連接的總線。 一個(gè)單處理器系統(tǒng)中的總線，大致分為三類： (1)內(nèi)部總線： CPU 內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。 總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件間進(jìn)行數(shù)據(jù)傳送的公共通道，并在爭用資源的基礎(chǔ)上進(jìn)行工作。 數(shù)據(jù)存儲器 DM 的字長 16 位，所以 AC0、 AC R0、 R1 和 DDR 為 16 位。 指令存儲器 IM 字長 18 位，所以 IR 和 IDR 為 18 位。 分析下列各寄存器的位數(shù)：程序計(jì)數(shù)器 PC、指令寄存器 IR、累加器 AC0 和 AC通用寄存器 R0R指令存儲器地址寄存器 IAR、 指令存儲器數(shù)據(jù)寄存器 IDR、數(shù)據(jù)存儲器地址寄存器 DAR、數(shù)據(jù)存儲器數(shù)據(jù)寄存器 DDR。 PC = 14 位（ 16384 字， 03FFF)、 IR = 18 位 AC = 16 位、 R0R3 = 16 位 IAR = 14 位、 IDR = 18 位 DAR = 16 位（ 65536 字， 0FFFF) 、 DDR = 16 位 下圖為某處理機(jī)邏輯框圖，有兩條獨(dú)立的總線 BUS BUS2 和兩個(gè)獨(dú)立的存儲器 IM、DM。 解：微指令總數(shù) =80*3+1=241 條 控制存儲器的容量 = 241*32= 7712 位 , 即 964 字節(jié)，可以取 1KB 16384 字（字長 18 位），數(shù)據(jù)存儲器最大容量 65536 字（字長 16 位），指出下列各寄存器的位數(shù)。 80 條指令，平均每條指令由 4 條微指令組成，其中有一條取指微指令是所有指令公用的。 (3)后繼地址的確定技術(shù)。 (2)微指令流水技術(shù)。 微程序控制器的設(shè)計(jì)技術(shù)有： (1)微指令編碼技術(shù)。 CPU 至少要有如下六類寄存器：指令寄存器、程序計(jì)數(shù)器、地址寄存器、緩沖寄存器、通用寄存器、狀態(tài)條件寄存器。 早期的 CPU 由運(yùn)算器和控制器兩大部分組成。一個(gè)完善的指令系統(tǒng)應(yīng)滿足完備性，有效性，規(guī)整性和兼容性。 一臺計(jì)算機(jī)中所有機(jī)器指令的集合，稱為這臺計(jì)算機(jī)的指令系統(tǒng)。方法是將 4片位擴(kuò)展為 512K x 32位 (地址線 19位 )，再將 2組 512K x 32位按字?jǐn)U展組成整個(gè)存儲器 （地址線 1 位）。 （ 2）存儲器由 512K x 8 位的 SRAM 芯片組成，存儲容 量為 1M x 32 位，故所需芯片數(shù)為
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