【正文】 三態(tài)與非門主要應(yīng)用于總線傳送，它既可用于單向數(shù)據(jù)傳送，也可用于雙向數(shù)據(jù)傳送。又由于二極管導(dǎo)通，使 T3的基極電位變低，致使 T T4也截止。 如何使電路處在工作狀態(tài)和禁止?fàn)顟B(tài)？ 通過外加控制信號！ 三態(tài)輸出與非門 :在一般與非門的基礎(chǔ)上，附加使能控制端和控制電路。 OC門的應(yīng)用舉例 輸出高電平、輸出低電平和高阻狀態(tài) (2) 三態(tài)輸出門 (TS門 ) 三態(tài)輸出門簡稱三態(tài)門 (Three State Gate) 三態(tài)門不是指具有三種邏輯值。 A2B2C2 ? 該電路實現(xiàn)了兩個與非門輸出相 “ 與 ” 的邏輯功能 。 即 F=F1 ( m i n)( m a x)( m a x) ???ILOLOLCCP ImIVVR39。mamp。amp。 現(xiàn)在考慮最極端情況 ， 只有一個 OC門的輸出處于飽和導(dǎo)通狀態(tài) ， 從而求出最保守的 Rp(min)。( m i n)( m a x) ???m’為負(fù)載門 輸入端 的個數(shù) n’為驅(qū)動門的個數(shù) 得： （ 2） 當(dāng)輸出低電平時 ， RP不能太小 。( POHIHOHCC RInImVV ???OHIHOHCCP InImVVR39。??IOH IOH m’ n’ ( m a x )( m i n ) )39。RCCP??VOHIIHIIHIIHnmamp。 RP為最大值時要保證輸出電壓為 VOH（ min） ， 由 得： OC門進(jìn)行線與時 ， 外接上拉電阻 RP的選擇： +Vamp。OV+ 5Vamp。DC amp。 如圖是用來驅(qū)動發(fā)光二極管的電路 。 OC門主要有以下幾方面的應(yīng)用： （ 2） 實現(xiàn)電平轉(zhuǎn)換 如圖示 ， 可使輸出高電平變?yōu)?10V。 ? OC門電路將一般 TTL與非門電路的推拉式輸出級改為三極管集電極開路輸出。為此，專門生產(chǎn)了一種可以進(jìn)行線與的門電路 —— 集電極開路門。 七、 TTL其它邏輯門 —— OC門和 TS門 (1)集電極開路門 (OC門 ) 在工程實踐中，有時需要將幾個門的輸出端并聯(lián)使用，以實現(xiàn)與邏輯，稱為線與。安裝時，需要通過主板上的 CPU扣架來固定，以便 CPU可以正確地壓在Socket露出來的具有彈性的觸須上。 LGA封裝 以金屬觸點代替針腳，很大程度上降低了CPU處理傳輸?shù)难舆t和引腳間的串?dāng)_。同時信號的傳輸延遲和干擾比較小，適用頻率大大提高。 平面柵格陣列 （ LGA） PGA封裝 適用于可以隨時插拔的場合，但針腳間的信號串?dāng)_比較大，而且 I/O引腳數(shù)有限。 球柵陣列 （ BGA） 74系列舉例 （ 2）封裝形式 ? 雙列直插封裝 （ DIP） ? 扁平封裝 （ QFP） ? 陣列封裝 ④ 74LS：低功耗肖特基系列，是在 74S系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間 tpd＝ 9ns，平均功耗 P＝ 2mW。 ② 74H：高速系列，是在 74系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間 tpd＝ 6ns，平均功耗 P＝ 22mW。 先進(jìn)低功耗肖特基 （ ALS） 肖特基 （ S） 低功耗 （ L） UCC為電源引腳， GND為接地腳， NC為空腳。 IOH +VV123123D12313CC （ + 5V ）R130 ΩABCTTTRT4k ΩRb11243c2 c4Re2oVVc2e2輸入級 中間級 輸出級 Ω1k Ω射極跟隨器 （舊版電子工業(yè)出版社） 射極跟隨器 （新版電子工業(yè)出版社） 五、射極跟隨器 T T4構(gòu)成射極跟隨器，使輸入電壓和輸出電壓一致（ ），同時使輸出負(fù)載能力提高。 拉電流增大時 ， R4上的壓降增大 ， 會使輸出高電平降低 。由此可得出扇出系數(shù)： 當(dāng)驅(qū)動門輸出高電平時 ，電流從驅(qū)動門拉出 ,流至負(fù)載門的輸入端 。 由此可得出 扇出系數(shù) : IOL IHOHOHIIN ? （ 2）拉電流負(fù)載 NOH稱為 輸出高電平時的扇出系數(shù) 。 當(dāng)負(fù)載門的個數(shù)增加 ， 灌電流增大 ， 會使 T5脫離飽和 ， 輸出低電平升高 。 IIH （ 1）灌電流負(fù)載 ILOLOL IIN ?2．帶負(fù)載能力 NOL稱為輸出低電平時的扇出系數(shù) 。 ② 倒置的放大狀態(tài) 。有兩種情況。 可以算出： 產(chǎn)品規(guī)定 IIL＜ 。同樣，它的輸入高低電平也有一個范圍，即它的輸入信號允許一定的容差，稱為 噪聲容限 。 Vth的值為～ V。 近似地 : Vth≈( VOFF+VON ) /2 即： Vi＜ Vth，與非門關(guān)門，輸出高電平； Vi＞ Vth，與非門開門，輸出低電平。 產(chǎn)品規(guī)定 VIH（ min） =2V。 即 輸入高電壓的最小值 。 產(chǎn)品規(guī)定 VIL（ max） =。 即 輸入低電壓的最大值 。 VOL的理論值為 ， 產(chǎn)品規(guī)定輸出低電壓的最大值VOL（ max） =。 VOH的理論值為 ， 產(chǎn)品規(guī)定輸出高電壓的最小值 VOH（ min） =。 即 一般 TTL與非門傳輸延遲時間 tpd的值為幾納秒～十幾個納秒 。 截止延遲時間 tPLH——從輸入波形下降沿的中點到輸出波形上升沿的中點所經(jīng)歷的時間。 βIb1 充電 放電 （ 2） 采用了推拉式輸出級 ， 輸出阻抗比較小 ， 可迅速給負(fù)載電容充放電 。 邏輯電平 標(biāo)稱邏輯電平 標(biāo)稱邏輯電平：表示邏輯值 1和 0的理想電平。 當(dāng)有輸入端接低電平 ()時： 輸入端接低電平的發(fā)射結(jié)導(dǎo)通，即 T1 ∵ Vb1=+=1V 又 ∵ T1深度飽和 Vces1 = Ve = Vc1 = T2 T5 Vb3 ≈ Ucc T3 T4 F=5－ ≈ 注意：輸出級的推拉式電路（要么 T4導(dǎo)通 T5截止，要么 T4截止 T5導(dǎo)通）一個明顯的優(yōu)點就是靜態(tài)功耗低。 邏輯功能分析： 輸入端全部接高電平 ()： ? T1倒置，電源 Ucc通過 R1和 T1的集電結(jié)向 T2提供足夠的基極電流，使 T2 。 2. 工作原理 ? T1的基極電壓 ub1=ubc1+ube2+ube5 ≈ ； T2的集電極電壓 uc2 = uces2+ube5≈+≈1V,該值大于 T3的發(fā)射結(jié)正向壓降 ， T3導(dǎo)通 。 T２的集電極和發(fā)射極分別輸出二路極性變化相反的電壓信號，故稱倒相級； T２管的輸出信號分別去控制 T4和 T5管使它們一個導(dǎo)通而另一個截止，從而降低了輸出級的靜態(tài)功耗并提高了帶負(fù)載的能力。圖中 T１、 R1組成輸入級， T R R3組成倒相級，T T T R4和 R5組成輸出級。 下面，重點討論 TTL與非門 第三節(jié) TTL邏輯門電路 一、 TTL與非門的基本結(jié)構(gòu)及工作原理 1． TTL與非門的基本結(jié)構(gòu) BAC+VRPCC （ + 5V ）PPPNNNN+V13（ + 5V ）CCABCTb1R1輸入級 —— 由多發(fā)射極晶體管 T1和電阻 R1組成； 中間級 —— 由 T2和 R R3組成，輸出兩個相位相反的信號，作為 T T5 的驅(qū)動信號； 輸出級 —— 由 T T T5和 R R5組成。 所以該電路滿足與非邏輯關(guān)系 ， 即： TTL(Transistor Transistor Logic)電路是晶體管 晶體管邏輯電路的簡稱。 LAB+VDD3k Ω（ + 5 V ）RCC21+VALT123RR bCCC（ + 5V ）CBAL ???三、 DTL與非門電路 工作原理： （ 1） 當(dāng) A、 B、 C全接為高電平 5V時 ， 二極管 D1～ D3都截止 ， 而 D D5和 T導(dǎo)通 ， 且 T為 飽和 導(dǎo)通 ， VL=， 即輸出低電平 。B2．或門電路 ABLDD12R3k ΩABL = A + B≥1二、三極管非門電路 +VALT123RR bCCC（ + 5 V ）A L = A L = AA1 1二極管與門和或門電路的缺點： 0V5V+V +VL5VDDDD3k Ω（