【正文】 o 64 bits) 9?o17 9bit octal 32?bz01x Zextended to 32 bits 3?b1010_ 1101 3bit number, truncated to 3‘b101 decimal notation 32e 4 scientific notation for scientific notation for 4100 微電子中心 電子設計自動化基礎 74 常量 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 字符串 Verilog中沒有字符串數(shù)據(jù)類型，字符串大多用于顯示信息的命令中。缺省為 10進制 value： 是所選數(shù)基內任意有效數(shù)字，包括 X、 Z。 微電子中心 電子設計自動化基礎 71 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 術語定義 注釋 常量 特殊符號 標志符 數(shù)據(jù)類型 運算符 1 2 3 5 4 6 7 微電子中心 電子設計自動化基礎 72 常量 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 整數(shù)表示為： size?basevalue 其中 size ： 大小，由二進制數(shù)表示的位數(shù) (bit)表示。 endmodule Verilog格式自由 使用空白符可提高可讀性及代碼組織。 // What does this line do? and u3(b1, b, sel)。 /* The list logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not u1(nsel, sel)。 // Port declarations output out。 // Named, two unconnected ports endmodule 名稱映射的語法： .內部信號（外部信號） 沒有連接時通常會產(chǎn)生警告 微電子中心 電子設計自動化基礎 66 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 二、數(shù)據(jù)類型、運算符 三 、 行為建模 微電子中心 電子設計自動化基礎 67 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 術語定義 注釋 常量 特殊符號 標志符 數(shù)據(jù)類型 運算符 1 2 3 5 4 6 7 微電子中心 電子設計自動化基礎 68 術語定義 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 空白符： 空格、 Tabs及換行 Identifier： 標志符， Verilog中對象（如模塊或端 口）的名字 Lexical：語言中的字或詞匯。 // Named mapping p c3 (Q, , J, K)。 p c1 (Q, R, J, K)。 input i1, i2。 微電子中心 電子設計自動化基礎 65 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 模塊的實例化 module p (o1, o2, i1, i2)。 使用位置映射時，端口次序與模塊的說明相同。 10 $finish。 8 A = 0。 15 A = 0。 initial begin A = 0。 wire Y。 // delay specified 微電子中心 電子設計自動化基礎 63 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元的實例化 （ instance） module intr_sample。所說明的延時是固有延時，輸出信號經(jīng)過所說明的延時才變化；沒有說明時延時為 0。 // unnamed instance buf b1 (out1, out2, in)。 基本單元名稱 功能 bufif1 條件緩沖器，邏輯 1 使能 bufif0 條件緩沖器，邏輯 0 使能 notif1 條件反相器，邏輯 1 使能 notif0 條件反相器，邏輯 1 使能 微電子中心 電子設計自動化基礎 61 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 條件 基本單元有三個端口：輸出、數(shù)據(jù)輸入、使能輸入 微電子中心 電子設計自動化基礎 62 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元的實例化 （ instance） （ 1）在端口列表中，先說明輸出端口，然后是輸入端口 位置對應法 and u1 (sa, sel, a)。 微電子中心 電子設計自動化基礎 59 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 Verilog采用的四值邏輯系統(tǒng) ?0?, Low, False, Logic Low, Ground, VSS, Negative Assertion ?1?, High, True, Logic High, Power, VDD, VCC, Positive Assertion ?X? Unknown: Occurs at Logical Which Cannot be Resolved Conflict HiZ, High Impedance, Tri Stated, Disabled Driver (Unknown) 微電子中心 電子設計自動化基礎 60 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 ① Verilog有四種不同類型的條件 基本單元 ② 這四種基本單元只能有三個 port： output, input, enable ③ 這些單元由 enable端口使能。 微電子中心 電子設計自動化基礎 58 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 端口可擴展性 基本單元引腳的數(shù)目由連接到門上的 的數(shù)量決定。 微電子中心 電子設計自動化基礎 56 Verilog的基本單元 （ primitives） 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元名稱 功能 and or not buf xor nand nor xnor Logical And Logical Or Inverter Buffer Logical Exclusive Or Logical And Inverted Logical Or Inverted Logical Exclusive Or Inverted 微電子中心 電子設計自動化基礎 57 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 端口可擴展性 除了 not和 buf的所有基本門可以有多個輸入， 但只能有一個輸出。 基本單元是 Verilog開發(fā)庫的一部分。 4) 除了 endmodule語句外 , 每個語句和 數(shù)據(jù)定義 的最后必須有分號 5) 可以用 /*.....*/和 //...對 Verilog HDL程序的任何部分作注釋。 2) 每個模塊要進行端口定義，并說明輸入輸出端口， 然后對模塊的功能進行行為邏輯描述。 muxtwo muxtwo2 (.out(out), .a(temp), .b(c), .sel(sel1))。 wire out。 input a,b,c,sel0,sel1。 m u3 (.mi1(… ), .mi2(… ), .mo1(my_mo1))。 reg my_mi1, my_mi2。 input ti1,ti2。 …… endmodule module t(ti1,ti2,ti3, to1)。 input ti1,ti2。 endmodule 模塊的層次結構 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 module t(ti1,ti2,ti3, to1)。 b u2(… )。 reg [5:0] mo1。 input [4:0] mi3。 endmodule module m(mi1,mi2,mi3, mo1)。 assign bo1 = bi1 amp。 output bo1。 m u x 3 1abs e l 0cs e l 1o u tt e m pabo u ts e labo u ts e lm u x 2 1 _ 1m u x 2 1 _ 2abs e lo u tn s e ls e l as e l b微電子中心 電子設計自動化基礎 50 t i 15tmbU 1U 3t i 2t 0 1t i 3m i 1m i 2b i 1b i 26m o 1b o 1bU 2b i 1b i 2b o 15m i 3module b(bi1,bi2,bo1)。 muxtwo mux21_2 (.out(out), .a(temp), .b(c), .sel(sel1))。 wire out。 input a,b,c,sel0,sel1。 ~c )。 ~c) 。 output d, e。 not u1 (nsel, sel)； and u2 (sela, a, nsel)； and u3 (selb, b, sel)； or u4 (out, sela, selb)； endmodule abs e lo u tn s e ls e l as e l bout a b sel 微電子中心 電子設計自動化基礎 47 建模的兩種描述方式 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 （ 2）結構描述方式 module block1(a, b, c, d, e)。 wire sela。 output out。 endmodule m u x t h r e eabs e l 0cs e l 1o u tt e m pabo u ts e labo u ts e l微電子中心 電子設計自動化基礎 46 建模的兩種描述方式 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 （ 2）結構描述方式 結構描述方式 ?門級描述 ? module mux21 (out, a, b, sel)。 mux21 mux21_1 (.out(temp), .a(a), .b(b), .sel(sel0))。 output out。 not u1 (nsel, sel)； and u2 (sela, a, nsel)； and u3 (selb, b, sel)； or u4 (out, sela, selb)； endmo