【正文】 器件系列， 是一種基于 flash 存儲器 訪問接口 的專用串行配置器件，其具有串行接口 而且具有 四個(gè)引腳， 它的優(yōu)點(diǎn)是 能夠存儲 StratixⅡ 系列、 Cyclone 系列的 FPGA 的配置信息， 實(shí)現(xiàn)了大容量存儲閃存訪問， 并在系統(tǒng)上電或者需要重新配置 FPGA 時(shí)，向 FPGA 發(fā)送配置信息。需要指出的是 EPCS 編程的次數(shù)是有限的，雖比 EPC 系列要多，但是頻繁的擦除和寫入對芯片還是有一定影響的，這是 AS 接口設(shè)計(jì)的缺陷所在。 16 12345678910J P 1J T A GR21KR31 0 KR41 0 KT C KT D OT M ST D I 圖 37 JTAG 電路設(shè)計(jì)圖 AS 接口設(shè)計(jì) AS 接口主要是用來對 EPCS 芯片進(jìn)行編程的，同時(shí)也具有調(diào)試功能。在初始化階段， TCK 的時(shí)鐘信號被作為系統(tǒng)時(shí)鐘，各個(gè)引腳的說明如表 35 所示 . 表 35 JTAG 接口引腳說明 引腳 名稱 功能 TDI 數(shù)據(jù)輸入 指令和測試數(shù)據(jù)的串行輸 入引腳，數(shù)據(jù)在TCLK 的上升沿時(shí)刻輸入 TDO 數(shù)據(jù)輸出 指令和測試數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCLK 的下降沿時(shí)刻輸出；若沒有數(shù)據(jù)輸出，則此引腳處于高阻抗 TMS 模式選擇輸入 選擇 JTAG 指令模式的串行輸入引腳，在正常工作狀態(tài)下 TMS 應(yīng)是高電平 TCK 時(shí)鐘輸入 時(shí)鐘引腳 JTAG 接口電路圖如圖 37 所示， FPGA 是 SRAM 型的可編程邏輯器件，不像 ROM（ 斷電后信息不丟失 ）型可編程器件 CPLD 那樣，通過 JTAG 就可以直接把代碼固化到芯片里。邊界掃描測試允許用戶在器件正常工作時(shí)捕獲所需的測試數(shù)據(jù)，而且不 需要使用物理設(shè)備 [10]。復(fù)位電路如圖 36 所示。 USB 芯片 (CY7C68013)時(shí)鐘 采用的 是 外接 24MHz，時(shí)鐘電路如圖 35 所示 NCG N DV C CO U TX25 O MC 2 61 0 u FC 2 70 . 1 u FC L K1234Y22 4 M H ZC 2 42 2 p FC 2 52 2 p F 圖 35 時(shí)鐘電路設(shè)計(jì)圖 復(fù)位電路設(shè)計(jì) 硬件設(shè)計(jì)時(shí)有兩個(gè)復(fù)位按鍵，一個(gè)叫做硬件 復(fù)位，按下此鍵，所有 FPGA 的代碼重新從 EPCSI 里面讀到 FPGA，程序重新開始運(yùn)行，該引腳接到 FPGA 的nCONFIG 引腳，該引腳為低電平時(shí)，代碼重新開始配置。 14 V i n V o u tGNDU1 L M 1 1 1 7 3 . 3 VV i n V o u tGNDU2 L M 1 1 1 7 1 . 5 V21J1P O W E RC1100nFC3100nFC2100uFD1L E DR1330C4100uF3 . 3 VC5100nF5V1 . 5 V3 . 3 V 圖 34 電源電路設(shè)計(jì)圖 時(shí)鐘電路設(shè)計(jì) 本論文設(shè)計(jì)的 邏輯分析儀 牽涉 到兩個(gè)時(shí)鐘電路的設(shè)計(jì)。 邏輯分析儀的硬件電路總圖（見附錄 1）。 13 虛擬邏輯分析儀硬件總體方案設(shè)計(jì) 虛擬邏輯分析儀整體硬件設(shè)計(jì)的結(jié)構(gòu)圖如 33 所示。本設(shè)計(jì)邏輯分析儀用到了兩種配置方式： JTAG 和 AS 配置方式。 FPGA 配置完成后， Quartus Ⅱ 軟件將對其進(jìn)行驗(yàn)證，其方式是檢測CONF_DONE 信號，如果 CONF_DONE 是高電平，則表示配置成功，否則配置失敗。 Cyclone 器件有四個(gè)專用的 JTAG 引腳： TDI、 TDO、 TMS 和 TCK。 12 JTAG 配置模式 JTAG 接口是一個(gè)業(yè)界標(biāo)準(zhǔn)，主要用于芯片測試等功能，使用 聯(lián)合邊界掃描接口引腳，支持 JAM STAPL 標(biāo)準(zhǔn)，可以使用 Altera 下載電纜或主控器來完成 [9]。 PS 模式是由 EPC 配置器件或者外部計(jì)算機(jī)控制配置過程。當(dāng)配 置完成后， FPGA 釋放 CONF_DONE信號，外部電路將其拉為高電平， FPGA 開始初始化。 FPGA 內(nèi)置的振蕩器產(chǎn)生串行時(shí)鐘 DCLK， ASDO 引腳發(fā)送控制信號， DATA0 引腳串行傳輸配置數(shù)據(jù)。 11 具體的工作過程如下：每當(dāng)系統(tǒng)上電時(shí)， FPGA 和串行配置器件都進(jìn) 入上電復(fù)位周期，此時(shí) FPGA 就將 nSTATUS 信號和 CONF_DONE 信號驅(qū)動為低電平，表示此時(shí) FPGA 沒有完成配置。在 AS 模式中，必須使用一個(gè)串行 Flash 來存儲 FPGA 配置數(shù)據(jù)，以作為串行配置器件。 Cyclone 配置方式如表 34所示 [6]。 AS 方式由FPGA 器件引導(dǎo)配置過程，它控制著外部存儲器和初始化過程； PS 方式由外部計(jì)算機(jī)或控制器控制配置過程 。 Altera 的 FPGA 配置方式其實(shí)有很多，如表 33 所示，這些配置模式通過FPGA 器件上的兩個(gè)模式選擇引腳 MSEL1 和 MSEL0 上設(shè)定不 同 的電平組合來決定。 Altera 的 FPGA 器件主要由兩類配置方式：主動配置方式和被動配置方式。當(dāng)需要 對其上拉電阻以及輸入 /輸出時(shí)延進(jìn)行編程 ，可切換成用戶模式 。支持 可控驅(qū)動電流 強(qiáng)度、可控漏極開路輸出的功能 。與 PCI 總線兼容 。這些功能允許設(shè)計(jì)者管理內(nèi)部和外部系統(tǒng)時(shí)序。 時(shí)鐘管理電路 Cyclone 芯片 有兩個(gè)可編程鎖相環(huán)（ PLL）和 8個(gè)全局時(shí)鐘線，提供 完善 的時(shí)鐘和頻率合成功能， 使得 系統(tǒng)性能 最大化 。 芯片的特性分析 Cyclone 器件的特性見表 31 所示 表 31 Cyclone 系列 FPGA 的特性 特性 說明 成本優(yōu)化架構(gòu) 具有 20210 個(gè)邏輯單元，容量是一般低成本FPGA 的四倍之多，能夠?qū)崿F(xiàn)復(fù)雜的應(yīng)用 嵌入式存儲器 Cyclone 芯片有 288 位的存儲容量，支持多種操作模式，包括 RAM、 ROM、 FIFO 外部存儲器接口 Cyclone 芯片 有高級外部存儲器接口，設(shè)計(jì)者 可以 將外部單 倍 數(shù)據(jù)率（ SDR） SDRAM，雙 倍 數(shù)據(jù)率（ DDR）、 SDRAM 和 DDR FCRAM 器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會降低數(shù)據(jù)訪問的性能。 Cyclone 完全支持 NiosⅡ嵌入式處理器，它的 IP 資源可用于 cyclone 系列 FPGA 的開發(fā)。 Cyclone 主要 應(yīng)用于 消費(fèi)類電子、計(jì)算機(jī)、工業(yè)和汽車等 行業(yè) 。 cyclone 系列 FPGA 采用了全銅工藝的 SRAM 工藝，在最低成本下優(yōu)化為最大邏輯容量 ，是 市場 主流的 FPGA 產(chǎn)品。 芯片選擇依據(jù) ，且能滿足設(shè)計(jì)的要求。而且一般情況下， FPGA 的功耗比 CPLD 要小，因此 FPGA 比 CPLD 在編程上 具有更大的靈活性和優(yōu)點(diǎn)，加上本設(shè)計(jì)的各個(gè)方面特別是邏輯規(guī)模上，本論文最終選擇了FPGA 設(shè)計(jì)邏輯分析儀的硬件電路。 FPGA 的選用依 據(jù) 由于本設(shè)計(jì)中需要完成大量觸發(fā)器的時(shí)序邏輯結(jié)構(gòu)的設(shè)計(jì)， FPGA 是最好的選擇，因?yàn)?FPGA 具有豐富的 I/O 端口和觸發(fā)器，可以達(dá)到比 CPLD 更高的集成度，相比之下， CPLD 適合用在組合邏輯的設(shè)計(jì)中； FPGA 是在邏輯門下、基于靜態(tài)存儲器（ SRAM）的編程，通過改變內(nèi)部連線而布線，能反復(fù)編程，無次數(shù)限制。早期簡單的 PLD 包括可編程只讀存儲器 (PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器 (E2PROM），它們只能完成簡單的邏輯編程，而且只能存儲少量數(shù)據(jù)，中期出現(xiàn)了可編程陣列邏輯 (PAL)和通用陣列邏輯 (GAL)，它們能完成中大規(guī)模的數(shù)字邏輯功能，基本結(jié)構(gòu)一般由與陣列、或陣列、輸入和輸出電路組成。外圍電路將采集到的數(shù)據(jù)通過 USB 總線再傳給上位機(jī)，然后對數(shù)據(jù)進(jìn)行分析處理，以圖形化方式顯示數(shù)據(jù)，詳細(xì)內(nèi)容在以后的章節(jié)中作闡述。 3 2 路 信 號 輸 入控 制 和 存 儲 模 塊U S B 接 口 芯 片用 于 應(yīng) 用 程 序主 機(jī) 系 統(tǒng) 芯 片U S B 設(shè) 備 驅(qū) 動 程 序虛擬邏輯分析儀板卡部分虛擬邏輯分析儀P C部分 圖 23 系統(tǒng)邏輯框圖 虛擬邏輯分析儀由主機(jī)和板卡兩大部分組成，系統(tǒng)邏輯框圖如 23 所示，主機(jī)主 要是由系統(tǒng)芯片、設(shè)備驅(qū)動程序和應(yīng)用程序三部分組成， USB 設(shè)備主要由USB 總線接口、信號采集和功能模塊組成，這些內(nèi)容將在后面章節(jié)中作詳細(xì)講解。當(dāng)采樣過程結(jié)束后，數(shù)據(jù)通過 USB 接口總線快速的從 RAM中讀出來。另 一方面由于本設(shè)計(jì)主要是對中低速信號進(jìn)行采樣，不需要太高的實(shí)時(shí)性。 數(shù)據(jù)采集U S B接 口及 處理 器觸 發(fā)控 制 器時(shí)序控制R A M存儲器3 2 路 通 道+外 觸 發(fā)觸 發(fā) 字觸發(fā)信號+內(nèi) 時(shí)鐘 觸發(fā) 器外 時(shí) 鐘U S B 總 線 圖 22 方案二結(jié)構(gòu)圖 這兩個(gè)設(shè)計(jì)方案的主要區(qū)別是高速 RAM 與低速 RAM 的使用，相比之下， 6 方案二采用了低速 RAM 和降速存儲并且在保證功能的同時(shí)降低了成本。該方案的系統(tǒng)框圖如圖 22 所示，采集到的數(shù)據(jù)存在 RAM 中，直到所有數(shù)據(jù)存儲完畢才將數(shù)據(jù)讀取到計(jì)算機(jī)中。由于這兩方面的原因，這種方案顯然很難實(shí)現(xiàn)。 由于本系統(tǒng)擬定的采樣頻率是 100MHz，若采用這種方案的話，其一 RAM要做成 FIFO，但 RAM 不能同時(shí)完成讀和寫，只能讀寫分開進(jìn)行，所以需要 RAM的存取時(shí)間應(yīng)該大于 5ns。 4 2 方案論證 邏輯分析儀的設(shè)計(jì)指標(biāo) 根據(jù)本課題的研制周期、經(jīng)濟(jì)性等要求，擬定了本課題的設(shè)計(jì)指標(biāo)： 接口； ： 32 路； ： 128KB； ： 100MHz； 存儲容量： 8192bit 32（路）； ； 、外兩種采樣時(shí)鐘； 05V 連續(xù)可調(diào) 方案比較 方案一： 采用高速 RAM（ 隨機(jī)存取存儲器 ， 斷電時(shí)將丟失其存儲內(nèi)容 ）將其用作 FIFO來使用，這樣系統(tǒng)運(yùn)行速度快，實(shí)時(shí)性強(qiáng)，但其成本較高， USB 總線的傳輸速度也將限制了該種邏輯分析儀。 本課題研究內(nèi)容包括以下幾個(gè)方面： ，包括邏輯分析儀的原理設(shè)計(jì)，方案比較，芯片選擇等工作，并且擬定了虛擬邏輯分析儀的參數(shù) 。 整個(gè)邏輯分析儀應(yīng)向標(biāo)準(zhǔn)化、便攜化發(fā)展，因此研究基于 USB 接口的虛擬邏輯分析儀是符合這一發(fā)展趨勢的。例如泰克公司的TLA700 系列邏輯分析儀，具有 2176 個(gè)邏輯通道以及每個(gè)通道高達(dá) 16M 的存儲深度； 第五，支持人性化操作。該產(chǎn)品價(jià)格不高，便于 LA 在國內(nèi)的普及。國內(nèi)南京電訊儀器廠、上海無線電二十一廠、紅華儀器廠和電子科技大學(xué)均制造了臺式邏輯分析儀 [2]，但不部分都是功能單一、性能指標(biāo)低、操作繁瑣，很難投入實(shí)際使用。另一方面，該儀器的市場主導(dǎo)地位主要由國外產(chǎn)品占領(lǐng)，國內(nèi)廠商的市場份額較小，影響了國內(nèi)的普及。 隨著數(shù)字設(shè)備檢測儀器在生活中的廣泛應(yīng)用，邏輯分析儀有著很好的市場和廣闊前景。因此基于 USB 接口的虛擬邏輯分析儀設(shè)計(jì)具有一定的經(jīng)濟(jì)效益和現(xiàn)實(shí)意義 [1]。 USB 通用串行總線是一種逐流的計(jì)算機(jī)標(biāo)準(zhǔn)接口，通過它實(shí)現(xiàn)了即插即用與熱插拔的特性?？傊壿嫹治鰞x是一種分析數(shù)字化設(shè)備軟件和硬件的測試儀器，主要用于分析數(shù)字系統(tǒng)的邏輯關(guān)系，解決了復(fù)雜類型的數(shù)字系統(tǒng)的檢測和故障診斷 問 題。例如：利用 100MHz 采樣頻率的邏輯分析儀對一個(gè)待測信號進(jìn)行檢測時(shí)，我們設(shè)定參考電壓為 2V，邏輯分析儀平均每 10ns就對被測信號采取一個(gè)點(diǎn)，高于 2V的為邏輯“ 1”，低于或等于 2V的為邏輯“ 0” ，之后“ 1”和“ 0”就可以連成一個(gè)簡單且連續(xù)的波形。 邏輯分析儀的主要 功能 是在時(shí)鐘作用下對被 檢 測 的 系統(tǒng)的數(shù)字信號進(jìn)行采集并 將 其 顯示出來，來判斷時(shí)序正確與否。對于設(shè)計(jì)人員來說，若想從大量的數(shù)據(jù)流中找出一些無規(guī)則、隱蔽、隨機(jī)的錯(cuò)誤無異于大海撈針，所以，必須采用一些全新的測試設(shè)備才能及時(shí)、準(zhǔn)確的解決問題， 比如 邏輯分析儀、仿真器、數(shù)據(jù)圖形產(chǎn)生器、嵌入式開發(fā)系統(tǒng)等等。數(shù)字電路系統(tǒng)所處理的信息都是用離散的二進(jìn)制來表示，常用“ 1”來表示高電平，“ 0”表示低電平，多個(gè)二進(jìn)制位的組合構(gòu)成一個(gè)數(shù)據(jù)，我們稱這一領(lǐng)域是數(shù)據(jù)域；該領(lǐng)域測試技術(shù)即 被稱為數(shù)據(jù)域測試技術(shù)，簡稱數(shù)據(jù)域測試。 USB。 FPGA。 關(guān)鍵詞 : 邏輯分析儀 。 硬件設(shè)計(jì) 主要是外圍電路設(shè)計(jì)， 包括電源電路、復(fù)位電路、時(shí)鐘電路、配置電路、 USB 接口電路等。 本文主要介紹了基于 USB 接口的虛擬邏輯分析儀的實(shí)現(xiàn)原理和過程?；?USB 接口的邏輯分析儀充分利用計(jì)算機(jī)的強(qiáng)大功能，大大突破了傳統(tǒng)儀器儀表在數(shù)據(jù)傳送、處理、顯示和存儲等方面的